ISE教程要点.pdf

第十一章VHDL的FPGA实现 能够完成逻辑综合的EDA 工具很多。 在此，我们基于 实验室 使用比较广泛 的 ISE 软件介绍综合流程， 参见图 11.1，基于 ISE 的 FPGA 设计一般分为九步： ·电路功能设计 ·VHDL 的 RTL 源程序输入 ·功能仿真（功能不正确，则修改设计） ·综合（产生网表） ·综合后仿真（综合后电路的门级仿真不通过，则需修改源程序） ·实现与布局布线 ·时序仿真与验证（整体的时序分析（后仿）通不过，则需要重新布线） ·板级仿真与验证（主要应用于高速电路设计） ·芯片编程与调试（产生FPGA 目标文件，下载烧写FPGA） 源代码设计 RTL 级VHDL 代码设计 功能仿真 综合 实现 翻译、映射、布局布线 烧录 FPGA 代码文件 *.vhd 网表文件 *.ngc 下载文件 *.bit 电路功能设计 模块划分 功能不正确 时序仿真 时序不满足 综合后仿真 静态时序分析 板级仿真验证 电路验证 设计验证 图 11.1 FPGA 设计流程 在仿真模型中完全可以用VHDL 来描述一项设计的时序特性， 但在综合中， 这些时序行为（如惯性或传输延迟）的描述都会被VHDL 综合器忽略，而此设 计的实际时序行为仅依赖于目标器件的物理结构和映射方式。因此，若将设计模 型从一个目标器件移植到另一个目标器件时，那些依赖于正确的延迟特性才能正 常工作的 VHDL 模型，将不可能得到期望的综合结果和时序仿真效果。 仿真模型可以描述一些无限制的条件 （如无穷循环或无范围限制的整型数） ， 硬件却不能提供这些条件。 在某些情况下， 如无穷循环或循环次数不确定的情况 下，综合工具会产生错误并退出。在其他的情况下，如无范围的整数，VHDL 综 合器会假设一个默认的表示方式，如以32bit 二进制数表示无范围的整数。尽管 这是可综合的，但却无法生成所期望的电路。 11.2 VHDL 的FPGA 逻辑综合 以下将以第七章例7.15 交通信号灯监测电路的程序为例来说明如何对 VHDL 程序进行综合。具体步骤如下： 1.启动 ISE 如图 11.2所示，在 windows 操作系统的开始菜单中启动Xilinx ISE Design Suite 10.1中的 ISE 主窗口，之后如图11.3。 图 11.2 启动 ISE 10.1 图 11.3 ISE 10.1 主窗口 2.创建一个新的项目 ISE 10.1主窗口打开后，选择创建一个新的项目，一般分为以下七步： (1) 单击【File】【New Project 】命令，如图 11.4.1，出现图 11.4.2所示 的【Create New Project 】对话框。 图 11.4.1 ISE 10.1 创建新工程 (2) 如图 11.4.2所示，选择工程存放路径，然后输入工程名，系统会产生一 个名为工程名的新目录。选择顶层模块类型为HDL ，其他顶层模块类型有原理 图（Schematic ） 、EDIF 网表、 NGC 网表。单击【 Next】 ，出现图 11.4.2。 图 11.4.2 【Create New Project】对话框 (3) 如图 11.4.3，进行 FPGA 器件参数设置，说明如下： Product Category( 器件大类 )：Xilinx 提供工业级等，选All 即可 Family(系列)：选择 Spartan2 Device(器件)：选择 XC2S50 Package( 封装)：选择 TQ144 Speed( 速度等级 )：速度不同不是工艺差别，而是测试筛选出来的， 速度不同自然价格不同，商用芯片尽量选择低速等级，这里选-5 Top-Level Source Type( 顶层类型 )：上步已选，现为灰色，不可编辑 Synthesis Tool( 综合工具 )：选择 ISE 集成的 XST，也可选三方工具 Simulitor(仿真工具 )：选择 ModelSim-SE VHDL Preferred Language( 语言)：选择 VHDL Enable Enhanced Design Summary ：是否显示 Design Summary Enable Message Filtering ：是否设置在 Implementation 时过滤掉某些 warning 和 info Display Incremental Messages ：是否显示上次执行没有出现的新信息 图 11.4.3 FPGA 器件参数设置 设置完成后，单击【 Next】 ，出现图 11.4.4。 (4) 如图 11.4.4， 可以新建源文件，这里不必新建，单击 【Next】 ， 出现图 11.4.5。 图 11.4.4 新建源文件 (5) 如图 11.4.5，可以添加已存在源文件，这里跳过，单击【Next】 ，出现图 11.4.6。 图 11.4.5 添加已存在源文件 (6) 如图 11.4.6，为新建工程总结信息，如有错误可以返回修改。 图 11.4.6 工程信息总结 (7) 如图 11.4.7所示，为新建后的空白工程 图 11.4.7 ISE 10.1 新工程界面 3.添加源文件 添加例 7.15交通信号灯监测电路的VHDL 程序源文件。添加经过 Active HDL 或 Modelsim 进行功能仿真验证的源文件，如图11.5所示。 图 11.5 添加复制源文件 图 11.6 选择仿真验证的源文件 如图 11.7所示，可以设定源文件属性，这里选择All ，其他还有 Simulation、 Implementation、None。设置完成单击【 OK】 ，出现如图 11.8。 图 11.7 设定添加源文件属性 如图 11.8所示，双击源文件可以查看、修改源文件。 图 11.8 查看源文件 4.定义顶层设计 如图 11.9 所示，完成源文件添加后，综合之前需要设定顶层文件：右击顶 层文件【Set as Top Module 】 。本实验只有一个源文件，所以默认设置为顶层文 件， 【Set as Top Module 】为灰色，不可编辑。 图 11.9 设定顶层文件 5.综合 综合是将设计输入（ HDL 语言及原理图等）翻译成与、或、非、RAM 及触 发器等基本逻辑单元的过程， 并且输出网表文件， 同时此过程根据约束条件优化 所生成的逻辑连接。综合工具可以是第三方EDA 工具 （如 Spnplify/Synplify Pro ） ， 本实例使用 ISE 集成的综合工具XST。 如图 11.10所示，在 ISE 工程界面的【 Sources 】窗格中，选中【 Sources 】选 项，在【Sources For 】下拉列表中选择【 Implementation】选项（默认为此选项）。 在【Processes 】窗格中双击【 Synthesis-XST】选项，或右击选择【 Run】命令， XST 开始综合设计，综合完成无误会在【Synthesis-XST】选项左边出现绿色对 勾。综合完成后会自动在项目文件夹下生成NGC 网表文件，设计中也可以直接 用 NGC 网表文件作为设计输入，通过添加约束、翻译、映射、布局布线、生成 目标文件和烧录 FPGA。 大型设计往往动辄上千条且通常可以忽略的warning， 但不检查这些 warning 是绝对不允许的，开发人员尽量不要把问题留到下一阶段。 图 11.10 综合 双击【 View RTL Schematic】 ，打开 RTL 级视图，如图 11.11所示。 图 11.11 RTL 视图 双击 RTL 视图，会进入设计模块划分视图，如图11.12。由于本实例较小， 只有一个模块。 图 11.12 设计模块划分视图 双击设计模块划分视图，会进入门级实现视图，如图11.13。 图 11.13 门级实现视图 11.3 VHDL 的FPGA 物理实现 1.约束 对于 FPGA 设计，在布局布线时需要对布线过程进行控制，即约束。约束有 引脚约束和时序约束， 引脚约束是必需的， 要为设计的端口指定器件引脚；时序 约束指定内部频率和接口时序，小型设计可以不设定， 大型设计则必须考虑， 本 实例较小，没有设定时序约束。 如图 11.14，双击【 Floorplan IO Pre-Synthesis 】 ，出现图 11.15。 图 11.14 引脚约束 如图 11.15所示，单击【 Yes】 ，打开引脚约束界面。 图 11.15 生成引脚约束文件提示 使用图形界面编辑的约束会添加到约束文件*.ucf 中， 设计者也可以根据约 束语法直接编辑UCF 文件。引脚约束除了约束位置外，还可以约束点评标准和 驱动电流等， 本设计只约束位置， 其他采用默认值。 如图 11.16所示，在【Design Browser】窗格中选中【 I/O Pins】选项，然后在【 Design Object List 】窗格中 的【Loc】对应栏填写 FPGA 对应管脚位置。 图 11.16 设置引脚约束 编辑完成后，保存文件，弹出图11.17所示弹窗，单击【 OK】保存。 图 11.17 保存引脚约束文建 如图 11.18所示，保存引脚约束后会在顶层文件下产生一个*.ucf 文件。单 击选中UCF 文件，在【 Processes 】窗格点开【 User Constraints】 ，双击【 Edit Constraints (Text)】选项，可以查看、编辑、修改UCF 文件，然后保存，和通过 图形界面修改一样可以编辑UCF 文件。 图 11.18 查看 UCF 文件 2.实现 在 ISE 工程的【 Processes 】窗格展开【 Implement Design】选项，然后双击 【Implement Design】选项，或者右击选择 【Run】命令，依次执行下面三个过程： (1) Translate ：将输入的网表和约束信息转换为Xilinx 可识别的逻辑连接 (2) Map：将设计映射到器件内部的各种资源（slice 和 RAM 等） (3) Place & Route：完成设计在器件共的布局布线 布线完成后的界面如图11.19所示。Implement 过程中的【warning】 和 【error】 窗格和过程信息都显示在下面的【Console】窗格中。 如图 11.20所示，打开【 Design Summary】窗格，可以看到资源占用列表。 在【Design Summary】窗格中可以打开综合、布局布线过程的所有报告，如图 11.21所示，其中重要的有Place and Route Report 和 Pinout Report。 图 11.19 实现设计 图 11.20 查看报告 图 11.21 查看资源利用 3.生成下载文件 在 【Processes 】 窗格中右击【Generate Programming File 】 选项， 选择 【Properties 】 选项，弹出图 11.22所示设置界面。 在 【Category】 窗格中选中【Startup Options 】 选项， 在右侧修改【FPGA Start-Up Clock】选项为 JTAG Clock，单击【 OK】 。 图 11.22 配置时钟 配置完成后， 在【Processes 】窗格中双击【Generate Programming File 】选项， 或右击选择【 Run】 。完成后【 Generate Programming File】左侧出现绿色对勾， 如图 11.23所示，此时在工程文件夹下已生成*.bit 下载文件。 图 11.23 生成下载文件 4.使用 iMPACT 烧录 FPGA iMPACT 是 ISE 集成的配置工具，主要功能包括生成PROM 格式下载文件、 为 FPGA/CPLD/PROM 下载配置文件和检查配置是否成功等。iMPACT 支持的配 置模式共有 5 种： Boundary Scan （边界扫描） Slave Serial （从串） SelectMap Desktop Configuration Direct SPI Configuration 边界扫描模式标准统一， 可以通过 JTAG 端口配置 FPGA/CPLD/PROM 等多 种器件，应用最为广泛。 本实例也采用边界扫描模式进行FPGA 配置，配置文件为上步生成的bit 文 件。首先，搭建硬件环境，即用JTAG 电缆连接 FPGA 和计算机。确认连接正确 后，在【Processes 】窗格中展开【 Configure Target Device】选项，双击【 Manage Configuration Project(iMPACT)】 ，进入图 11.24界面。 图 11.24 配置模式选择 选择边界扫描模式，即 【Configure devices using Boundary-Scan (JTAG) 】 ，单 击【Finish】 。 由于所选开发实验板上有FPGA 和 PROM 两个下载器件，进入配置界面后 如图 11.25所，有两个配置器件。第一个弹窗选择FPGA 配置文件，选择生成的 bit 文件，单击【 Open】 。 图 11.25 选择 FPGA 配置文件 由于本实例没有生成PROM 配置文件，在图11.26配置 PROM 界面，单击 【Bypass 】 ，跳过此步。 图 11.26 选择 PROM 配置文件 配置文件选择完成后， 接入图 11.27界面，设置具体参数， 这里选择默认值， 单击【 OK】 。 图 11.27 配置参数 如图 11.28所示，右击 FPGA 器件，选择【 Program】 ，开始烧录 FPGA。 图 11.28 烧录 FPGA 如图 11.29所示，成功烧录 FPGA。由于没有生成 PROM 文件，本实例没有 烧录 PROM。 图 11.29 烧录 FPGA 成功 FPGA 下载完成后， 利用示波器、 逻辑分析仪等仪器即可对FPGA 试验板进行硬件测试。