湖南科技大学VHDL5套试卷标准答案.doc
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1、2009/2010 学年第 一 学期末考试试题答案及评分标准(A卷)得分一、 填空题(20分,每空格1分)1、一个完整的VHDL语言程序通常包含 实体(entity) , 构造体(architecture), 配置(configuration), 包集合(package)和 库(library) 5各部分。2、在一个实体的端口方向说明时,输入使用in表示,那么构造体内部不能再使用的输出是用 out 表示;双向端口是用 inout 表示;构造体内部可再次使用的输出是用 buffer 表示;3、一个构造体可以使用几个子结构,即相对比较独立的几个模块来构成。VHDL语言可以有以下3种形式的子结构描述
2、语句: BLOCK 语句结构; PROCESS 语句结构和SUBPROGRAMS结构。4、VHDL的客体,或称数据对象包括了常数、 变量variable 和 信号signal 。5、请列出三个VHDL语言的数据类型,如实数、位等。 位矢量 , 字符 , 布尔量 。6、设D0为0, D1为0, D2为1, D3为0, D0 & D1 & D2 & D3的运算结果是“0010”, D3 & D2 & D1 & D0的运算结果是“0100”。7、构造体的描述方式包括三种,分别是 寄存器传输(RTL)描述方法或称数据流 ; 构造体的结构描述方式 和 构造体的行为描述方式 。得分二、 判断对错并给出判断
3、依据(20分,每小题5分,判断对错2分,给出正确答案3分)1、传统的系统硬件设计方法是采用自上而下(top down)的设计方法,利用硬件描述语言(HDL)的硬件电路设计方法采用自下而上(bottom up)的设计方法。 ( )传统的系统硬件设计方法是采用自下而上(bottom up)的设计方法,利用硬件描述语言(HDL)的硬件电路设计方法采用自上而下(top down)的设计方法2、VHDL可以采用层次化的设计,一个高层的结构体中可以调用低层的实体 ( )3、一个VHAL程序中仅能使用一个进程(process)语句。 ( ) 可以使用多个进程语句。4、VHDL语言的预算操作包括了逻辑运算符、
4、关系运算符、乘法运算符等,它们三者的优先级是相同的。 ( ) 逻辑运算符关系运算符datadatadatadatadatadatadatadatadatadatadatadatadatadatadata|data=10011000;|end case; (8)elsedata=00000000; end if;end process; (10)end behave; 以上architecture中有哪些错误?请在原程序相应位置改正。得分四、 编程题(共50分)1、请补全以下二选一VHDL程序(本题10分)Entity mux isport(d0,d1,sel:in bit;q:out BIT
5、); (2)end mux;architecture connect of MUX is (4) signal tmp1, TMP2 ,tmp3:bit; (6)begin cale:block begin tmp1=d0 and sel; tmp2=d1 and (not sel) tmp3= tmp1 and tmp2;q = tmp3; (8) end block cale; end CONNECT ; (10)2、编写一个2输入与门的VHDL程序,请写出库、程序包、实体、构造体相关语句,将端口定义为标准逻辑型数据结构(本题10分)&abyLIBRARY IEEE; USE IEEE.S
6、TD_LOGIC_1164.ALL; (2) ENTITY nand2 IS PORT (a,b:IN STD_LOGIC; (4) y:OUT STD_LOGIC); (6) END nand2; ARCHITECTURE nand2_1 OF nand2 IS (8) BEGIN y = a NAND b; -与y =NOT( a AND b);等价 (10) END nand2_1;3、根据下表填写完成一个3-8线译码器的VHDL程序(16分)。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY decoder_3_to_8 IS PORT (
7、a,b,c,g1,g2a,g2b:IN STD_LOGIC; y:OUT STD_LOGIC_VECTOR(7 DOWNTO 0); (2)END decoder_3_to_8;ARCHITECTURE rtl OF decoder_3_to_8 IS SIGNAL indata:STD_LOGIC_VECTOR (2 DOWNTO 0);(4)BEGIN indata y y y y y y y y y = XXXXXXXX; END CASE; ELSE y = 11111111;(14) END IF; END PROCESS;(16)END rtl; 4、三态门电原理图如右图所示,真值
8、表如左图所示,请完成其VHDL程序构造体部分。(本题14分)LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY tri_gate ISPORT(din,en:IN STD_LOGIC; dout : OUT STD_LOGIC);END tri_gate ;ARCHITECTURE zas OF tri_gate ISBEGIN PROCESS (din,en) BEGINIF (en=1) THEN dout = din;ELSE dout = Z; END IF; END PROCESS ;END zas ;2008/2009 学年第 一 学期
9、末考试试题答案及评分标准(A卷)得分一、 填空题(20分,每空格1分)1、试举出两种可编程逻辑器件 CPLD 、 FPGA 。2、VHDL程序的基本结构包括 库 、 程序包 、 实体 和 结构体 。3、more_ _11标识符合法吗? 不合法 。8bit标识符合法吗? 不合法 。variable标识符合法吗? 不合法 。4、信号的代入通常用 = ,变量用 := 。5、表示01;两值逻辑的数据类型是 bit(位) ,表示01Z等九值逻辑的数据类型是 std_logic(标准逻辑),表示空操作的数据类型是 NULL 。6、定义一个信号a,数据类型为4位标准逻辑向量 signal a : std_l
10、ogic_vector(3 downto 0) 定义一个变量b,数据类型为2位位向量 variable b : bit_vector(1 downto 0) 。7、datadatadatadatadatadatadatadatadatadatadatadatadatadatadatadata=10011000;end case; elsedata:=00000000; -data = “00000000”;(8)end if;(10)end process;end behave;以上architecture中有哪些错误?请在原程序相应位置改正。得分四、 编程题(共50分)1、根据一下四选一程序
11、的结构体部分,完成实体程序部分(本题8分)entity MUX4 is port( (2)s:in std_logic_vector(1 downto 0); (4)d:in std_logic_vector(3 downto 0); (6)y:out std_logic (8); end MUX4; architecture behave of MUX4 isbeginprocess(s)beginif (s=00) theny=d(0); elsif (s=01) theny=d(1); elsif (s=10) theny=d(2); elsif (s=11) theny=d(3); e
12、lsenull; end if;end process;end behave; 2、编写一个数值比较器VHDL程序的进程(不必写整个结构框架),要求使能信号g低电平时比较器开始工作,输入信号p = q,输出equ为0,否则为1。(本题10分)process(p,q)(2)beginif g=0 then(4)if p = q thenequ = 0; (6)else equ = 1; (8)end if;else equ = 1; (10)end if;end process;3、填写完成一个8-3线编码器的VHDL程序(16分)。Library ieee;use ieee.std_logic
13、_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity eight_tri is port(b:in std_logic_vector(7 downto 0); (2)en:in std_logic;y:outstd_logic_vector(2 downto 0) (4));end eight_tri;architecture a of eight_tri is (6)signal sel: std_logic_vector(8 downto 0);beginsel=en & b; (8)y=
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