大规模数字集成电路设计第二章VHDL语言程序的基本结构.ppt
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1、大规模数字集成电路设计 第二章 VHDL语言程序的基本结构,本章要点,VHDL程序的宏观结构; 实体的基本格式及其在VHDL硬件设计中的应用 构造体的基本格式及其在VHDL硬件设计中的基本功能 库的实用意义及使用方法。,2.1 VHDL程序组成部分及其功能,VHDL程序,实体(Entity) 构造体(Architecture) 配置(Configuration) 包集合(Package) 库(Library),设计共享部分,需编写的部分,VHDL描述的总体结构,2.1 VHDL程序组成部分及其功能,VHDL程序,实体(Entity) 构造体(Architecture) 配置(Configura
2、tion) 包集合(Package) 库(Library),基本设计单元 所必需的部分,实体-规定设计单元的输入 输出接口信号和引脚 构造体-定义设计单元的具体 构造或功能(行为),2.2 实体,实体说明的结构 ENTITY 实体名 IS 【类属参数说明】; 【端口说明】; END 实体名;,2.2 实体说明,端口说明 1)端口名 2)端口方向 3)数据类型,2.2 实体说明,端口说明 端口说明是对设计实体与外部接口的描述。包括对引脚信号名称、引脚信号的数据类型、以及信号的输入、输出方向的描述。 PORT(端口名: ; 端口名:方向 数据类型);,方向,数据类型,2.3 构造体,构造体的结构
3、ARCHITECTURE 构造体名 OF 实体名 IS 【定义语句】内部信号、常数、数据类型等的定义; BEGIN 【并行处理语句】; END 构造体名;,2.3 构造体,1)构造体的命名 2)定义语句 3)并行处理语句,2.3 构造体,一个完整的构造体由两个基本层次组成:,2) 描述实体逻辑行为的,以各种不同的描 述风格表示的功能描述语句。,1) 对数据类型,常数,信号,子程序和元 件等元素的说明部分。,【例1】 二选一选择器,AND,NOT,AND,OR,D1,SEL,D0,Q,tmp1,tmp2,MUX2ID0,Entity mux2id0 is Port( d0,d1,sel : in
4、 bit; q : out bit ); End mux2id0; Architecture struc of mux is Begin process(d0,d1,sel) variable tmp1,tmp2,tmp3 : bit; begin tmp1:=d0 AND sel; tmp2:=d1 AND(NOT sel); q=tmp1 OR tmp2; end process; End struc;,【例1】 二选一选择器,【例 1-2】 二选一选择器的构造体说明(续),ARCHITECTURE connect OF mux IS - 构造体定义 BEGIN - 构造体开始标记 PRO
5、CESS (d0, d1, sel) - 进程 VARIABLE tmp1, tmp2, tmp3: BIT; - 变量的声明 BEGIN - 进程开始标记 tmp1 := d0 AND sel; - 变量赋值语句 tmp2 := d1 AND (NOT sel); - 变量赋值语句 q = tmp1 OR tmp2; - 信号赋值语句 END PROCESS; - 进程结束 END connect; - 构造体结束,【例 1-2】 二选一选择器的构造体说明(续),ARCHITECTURE connect OF mux IS - 构造体定义 BEGIN - 构造体开始标记 PROCESS (d
6、0, d1, sel) - 进程1 。 END PROCESS; - 进程1结束 PROCESS (d0, d1, sel) - 进程2 。 END PROCESS; - 进程2结束 。 - 其它并行语句结构 END connect; - 构造体结束,Used to make associations within models Associate a Entity and Architecture Associate a component to an Entity-Architecture Widely used in Simulation environments Provides a
7、flexible and fast path to design alternatives Limited or no support in Synthesis environments CONFIGURATION OF IS FOR END FOR; END; (1076-1987 version) END CONFIGURATION; (1076-1993 version),2.4 配置 (Configuration),Putting it all together,Packages are a convenient way of storing and using information
8、 throughout an entire model. Packages consist of: Package Declaration (Required) Type declarations Subprograms declarations Package Body (Optional) Subprogram definitions VHDL has two built-in Packages Standard TEXTIO,2.4 包集合(Package),2.5 库,Contains a package or a collection of packages. Resource Li
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