06 存储器.pdf
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1、第六章 半导体存储器 第六章 半导体存储器 第一节 半导体存储器的分类第一节 半导体存储器的分类 图6-1 半导体存储器件的分类 一、一、RAM的分类的分类 1、双极型(、双极型(Bipolar) RAM 双极型双极型RAM的集成度低,单片容量小, 功耗大,成本高,因此,仅用于某些高 性能微处理器系统中作为高速缓冲存储 器,如 的集成度低,单片容量小, 功耗大,成本高,因此,仅用于某些高 性能微处理器系统中作为高速缓冲存储 器,如CACHE 2、MOS型型RAM MOS型型RAM具有功耗低、集成度高、单 片容量大的特点,但存取速度则较慢 。 具有功耗低、集成度高、单 片容量大的特点,但存取速度
2、则较慢 。 MOS型型RAM又可以分为静态又可以分为静态RAM (Static RAM)和动态)和动态RAM(Dynamic RAM)两种)两种 二、二、ROM的分类的分类 ROM器件的功能是只许读出,不许写 入,一旦有了信息,就不能轻易改变, 也不会在掉电时丢失,所以它只能用在 不需要经常对信息进行修改和写入的地 方。 器件的功能是只许读出,不许写 入,一旦有了信息,就不能轻易改变, 也不会在掉电时丢失,所以它只能用在 不需要经常对信息进行修改和写入的地 方。 根据其中信息的存储方法,根据其中信息的存储方法,ROM可以分 为 可以分 为4种:种: 掩膜掩膜ROM 可编程可编程ROM(Prog
3、rammable ROM) 可擦除、可编程可擦除、可编程ROM(Erasable PROM) 可电擦除的、可编程可电擦除的、可编程ROM(Electrically Erasable PROM) 第二节 读写存储器第二节 读写存储器RAM 图6-2 静态RAM存储单元电路 Q7Q8 一、静态一、静态RAM (一)六管静态存储 电路 (一)六管静态存储 电路 (二)静态(二)静态RAM器件 的组成 器件 的组成 静态静态RAM器件可分成 三个部分,分别是存 储单元阵列、地址译 码器和读 器件可分成 三个部分,分别是存 储单元阵列、地址译 码器和读/写控制与数 据驱动 写控制与数 据驱动/缓冲。一个
4、典 型的静态 缓冲。一个典 型的静态RAM的示意 图如右图所示。 的示意 图如右图所示。 右图是一个右图是一个1K1位的静态位的静态 RAM器件的组成框图。该器 件总共可以寻址 器件的组成框图。该器 件总共可以寻址1024个单 元,每个单元只存储一位数 据。若存储容量较小,可以 将该 个单 元,每个单元只存储一位数 据。若存储容量较小,可以 将该RAM芯片的单元阵列直 接排成所需要位数的形式, 每一条行选择线( 芯片的单元阵列直 接排成所需要位数的形式, 每一条行选择线(X选择线) 代表一个字节,每一条列选 择线( 选择线) 代表一个字节,每一条列选 择线(Y选择线)代表字节 的一个位,故通常
5、把行选择 线称为字线,而列选择线称 为位线。 选择线)代表字节 的一个位,故通常把行选择 线称为字线,而列选择线称 为位线。 (三)静态(三)静态RAM的例子的例子 1、Intel 6116是是CMOS静态静态RAM芯片,属双列直 插式、 芯片,属双列直 插式、24引脚封装。它的存储容量为引脚封装。它的存储容量为2K8位, 其引脚及功能框图如下图所示。 位, 其引脚及功能框图如下图所示。 方框图 引脚图 数据的读出或写入将由片选信号数据的读出或写入将由片选信号CS、写允许信号、写允许信号WE以 及数据输出允许信号 以 及数据输出允许信号OE一起控制。一起控制。 在写入时,地址线在写入时,地址线
6、A0A10送来的地址信号经译码后选 中某个存储单元(共有 送来的地址信号经译码后选 中某个存储单元(共有8个存储位)。此时控制信号的 状态为: 个存储位)。此时控制信号的 状态为:CS=0,OE=1,WE=0,芯片即进行写入操作: 左边的 ,芯片即进行写入操作: 左边的8个三态门打开,从个三态门打开,从D0D7端输入的数据经三态 门和输入数据控制电路,再写入到存储单元的 端输入的数据经三态 门和输入数据控制电路,再写入到存储单元的8个存储 位中。读出时,地址选中某个存储单元的方法和写入时 一样。但是,控制信号的状态应为: 个存储 位中。读出时,地址选中某个存储单元的方法和写入时 一样。但是,控
7、制信号的状态应为:CS=0,OE=0, WE=1,打开右边的,打开右边的8个三态门,被选中的单元其个三态门,被选中的单元其8位数 据经 位数 据经I/O电路和三态门送到电路和三态门送到D0D7输出。输出。 2、Intel 2114是一个容量为10244位的静态 RAM ,Intel 2114是一个容量为是一个容量为10244位的静 态 位的静 态RAM其引脚和逻辑符号如下图所示。其引脚和逻辑符号如下图所示。 引脚图逻辑符号引脚图逻辑符号 (四)静态(四)静态RAM与与CPU的连接的连接 进行静态进行静态RAM存储器模块与存储器模块与CPU的连接电路设计 时,需要考虑下面几个问题: 的连接电路设
8、计 时,需要考虑下面几个问题: 1、CPU总线的负载能力总线的负载能力 2、时序匹配问题、时序匹配问题 3、存储器的地址分配和片选问题、存储器的地址分配和片选问题 4、控制信号的连接、控制信号的连接 右图所示为右图所示为2K字的读写 存储器子系统。图 字的读写 存储器子系统。图6-6 两 片 两 片2128组成组成2K字数据存 储器。 在该系统中,存 储芯片选用静态 字数据存 储器。 在该系统中,存 储芯片选用静态 RAM2128(2K8位)。 该存储子系统接成最小组 态,由两片 位)。 该存储子系统接成最小组 态,由两片2128构成构成2K 字的数据存储器模块。字的数据存储器模块。 8086
9、可以通过程序从存储 器中读取字节、字和双字 数据。 可以通过程序从存储 器中读取字节、字和双字 数据。 注:注:8086有有16根数据线可以同时传送根数据线可以同时传送16位数据(字操 作 位数据(字操 作,使用使用AD0AD15),也可以只传送),也可以只传送8位数据(字节 操作,使用 位数据(字节 操作,使用AD0AD7或或AD8AD15)。仅)。仅A0为低电 平时, 为低电 平时,CPU使用使用AD0AD7,这是偶地址字节操作; 仅为低电平时, ,这是偶地址字节操作; 仅为低电平时,CPU使用使用AD8AD15,这是奇地址字 节操作。若和 ,这是奇地址字 节操作。若和A0同时为低电平时,
10、同时为低电平时,CPU对对AD0AD15 操作,即从偶地址读写一个字,是字操作;如果字地 址为奇地址,则需要两次访问存储器。如下表所示 操作,即从偶地址读写一个字,是字操作;如果字地 址为奇地址,则需要两次访问存储器。如下表所示 BHE A0 编码含义编码含义 BHE A0操作 总线使用情况 操作 总线使用情况 0 0 0 1 1 0 从偶地址开始读从偶地址开始读/写一个字 从奇地址开始读 写一个字 从奇地址开始读/写一个字节 从偶地址开始读 写一个字节 从偶地址开始读/写一个字节写一个字节 AD15-AD0 AD15-AD8 AD7-AD0 0 1 1 0 从奇地址开始读从奇地址开始读/写一
11、个字写一个字 AD15-AD8 (低字节)(低字节) AD7-AD0 (高字节)(高字节) 一个静态一个静态RAM模块设计的例子。后一页图 为模块的接口。模块的总容量为 模块设计的例子。后一页图 为模块的接口。模块的总容量为16K字节, 选用的存储器件是 字节, 选用的存储器件是8片片Intel 6116芯片,单片 容量为 芯片,单片 容量为2K8位。假定位。假定CPU选选8086,而且工 作在最大组态,因而,存储器件阵列必须分 为高字节库部分和低字节库部分。高字节库 的寻址由 ,而且工 作在最大组态,因而,存储器件阵列必须分 为高字节库部分和低字节库部分。高字节库 的寻址由BHE控制,低字节
12、库的寻址则由控制,低字节库的寻址则由 A0控制。控制。 假设系统原来已经配备假设系统原来已经配备128K字节的字节的RAM存 储器,其物理地址从 存 储器,其物理地址从0000H开始,而所要设 计的 开始,而所要设 计的16K字节字节RAM模块作为对原有存储器的 扩展,其物理地址与原有 模块作为对原有存储器的 扩展,其物理地址与原有RAM存储器地址 相连接 。因此, 存储器地址 相连接 。因此,16K字节模块的地址空间范 围是: 字节模块的地址空间范 围是:20000H23FFFH。可见,该模块内 的任一个单元地址的高 。可见,该模块内 的任一个单元地址的高6位,即位,即A19A14, 应为
13、, 应为001000。 16K字节模 块与 字节模 块与CPU总 线的接口 总 线的接口 另一个例子另一个例子 用用Intel 2114芯片组成芯片组成2K RAM系统的例子,系 统总线为 系统的例子,系 统总线为8088CPU总线,即总线,即20根地址线,根地址线,8根数据线 及其他控制线。 根数据线 及其他控制线。2114 1K4位位/片大小的芯片,故组 成 片大小的芯片,故组 成2K的的RAM系统需要系统需要4片,两片为一组,每组大小 为 片,两片为一组,每组大小 为1K字节。规定扩展模块的物理地址要从字节。规定扩展模块的物理地址要从4C000H开 始,那么存储模块的物理地址范围则是 开
14、 始,那么存储模块的物理地址范围则是4C000H 4C7ffH。 连接图如下图所示。 连接图如下图所示。 二、动态二、动态RAM 高密度 低功耗内存储器的主要器件高密度 低功耗内存储器的主要器件 1、单管动态、单管动态 基本存储电路基本存储电路 由由T1管和寄生电容管和寄生电容Cs组成。 写入时,使字选线上为高电 平, 组成。 写入时,使字选线上为高电 平,Q1管导通,待写入的信息 由位线 管导通,待写入的信息 由位线D(数据线)存入(数据线)存入Cs。 读出时,同样使字选线为高电 平, 。 读出时,同样使字选线为高电 平,T1管导通,则存储在管导通,则存储在Cs上 的信息通过 上 的信息通过
15、T1管送到位线管送到位线D 上,再通过放大,即可得到存 储信息。 上,再通过放大,即可得到存 储信息。 2、动态、动态RAM的例子的例子 Intel 2118芯片芯片 Intel 2118芯片是采用芯片是采用HMOS工艺制作的工艺制作的16K1 位的位的DRAM芯片,使用单管动态基本存储电路, 单一 芯片,使用单管动态基本存储电路, 单一+5V电源供电,最大的工作电源供电,最大的工作/维护功耗为维护功耗为 150/11mW,所有的输入、输出引脚都与,所有的输入、输出引脚都与TTL电 平相容。 电 平相容。Intel 2118的结构框图如下图所示。的结构框图如下图所示。 2118内部结构把内部结
16、构把16K1位的存储体安排成位的存储体安排成128128矩 阵,采用双译码方式,行译码需要 矩 阵,采用双译码方式,行译码需要7根地址线,列译码 也需要 根地址线,列译码 也需要7根地址线,表面上根地址线,表面上16K的存储器实现寻址则需要的存储器实现寻址则需要 14根地址线,但是根地址线,但是2118对外仅有对外仅有7条地址线可以使用, 其巧妙在于 条地址线可以使用, 其巧妙在于2118内部使用选通线内部使用选通线RAS和和CAS来解决地址 引脚复用问题。 来解决地址 引脚复用问题。 Intel 2164 1 16 2 15 3 14 4 13 5 12 6 11 7 10 8 9 Nc D
17、in WE RAS A2 A1 A0 GND Vcc CAS Dout A6 A3 A4 A5 A7 2164引脚图引脚图 RAS行地址选通行地址选通 CAS 列地址选通列地址选通 Intel 2164芯片是芯片是64K1位位DRAM芯 片,读 芯 片,读/写周期为写周期为300ns,存取时间为存取时间为150ns, 仍采用仍采用16条引脚的双列直插式封装, 芯 片内部的 条引脚的双列直插式封装, 芯 片内部的65536 个存储单元被分为四组。 由于内部这种分组排列,且再生时四组 的同一行同时刷新,于是在 个存储单元被分为四组。 由于内部这种分组排列,且再生时四组 的同一行同时刷新,于是在2m
18、s的刷新周 期里需要再生的行数仍为 的刷新周 期里需要再生的行数仍为128,再生地址 仍为 ,再生地址 仍为7位(位(A6A0)。再生期间,)。再生期间,A7的 状态对再生不产生任何影响。 的 状态对再生不产生任何影响。16位地址 是分时锁存的。 位地址 是分时锁存的。 芯片内部结构如下图所示:芯片内部结构如下图所示:芯片内部结构如下图所示:芯片内部结构如下图所示: 4、动态存储器的刷新方式、动态存储器的刷新方式 按照再生操作的时间位置关系,可分 为集中刷新,分散刷新和透明刷新。 按照再生操作的时间位置关系,可分 为集中刷新,分散刷新和透明刷新。 集中刷新集中刷新将将2ms的刷新周期划分为两
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