第5章同步时序电路和数字系统设计.ppt
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1、第5章 同步时序电路和数字系统设计,5-1 同步时序电路的基本设计方法,一. 设计步骤,1. 根据要求,作出初始状态图或状态表。,2. 进行状态化简。,3. 状态分配(赋码),决定触发器的个数。,4. 触发器选型,写出各触发器输入端方程、输出方程和新状态方程。,5. 检查所设计的电路能否自启动,如不能,应修改成自启动电路。,6. 作出逻辑图,并画出完整状态图,例1. 设计一个模为6的加法计数器,(1).,(2) 无等价态。计数器无等价态。,当输入相同时,转移的新形状相同、输出也相同,则这二个状态等价。,(3) 赋码,r为状态数,k为触发器个数,(4) 真值表,Q3 Q2 Q1 Q3n+1 Q2
2、n+1 Q1n+1 Z 0 0 0 0 0 1 0 0 0 1 0 1 0 0 0 1 0 0 1 1 0 0 1 1 1 0 0 0 1 0 0 1 0 1 0 1 0 1 0 0 0 1,(a) 在同一输入条件下,具有相同次态的现态。,(b) 同一个现态在相邻输入下的不同的次态。,(c) 在所有输入下,具有相同输出的现态。,(6),例2:设计一个模为4的可控加法计数器。当X=0时,不变;X=1时,加法。,模为4,所以有4个状态。 设:S0、S1、S2、S3,(2) 化简,(a) 次态相同,(b)次态交错,(c)次态互为隐含,次态等价具有传递性,X Q2 Q1 Q2n+1 Q1n+1 Z 0
3、 0 0 0 0 0 0 0 1 0 1 0 0 1 0 1 0 0 0 1 1 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 0 1 1 0 1 1 1 0 0 1,(4) 真值表,(3) 赋码 r=4 k=2,S0=00、S1=01、S2=10、S3=11,X Q2 Q1 Q2n+1 Q1n+1 Z 0 0 0 0 0 0 0 0 1 0 1 0 0 1 0 1 0 0 0 1 1 1 1 0 1 0 0 0 1 0 1 0 1 1 0 0 1 1 0 1 1 0 1 1 1 0 0 1,(5) 无多余态,无需验证自启动。,(6) 逻辑图(以T为例),选T:,选JK:
4、,例3. 设计一个检测电路,当输入序列中连续输入四个数码均为1时,检测电路输出为1,否则为0。,(1) 状态图,(a) 分析电路的逻辑功能,列出电路必须记住的不 同的输入序列或输出序列的特征。,(b) 分别以这些状态为现态,考察在每一种可能的输入组合作用下,电路应转入哪个状态及相应的输出。如果发现有尚未定义的新状态,则把新的状态加到状态图(表)中去,并构成完整的状态图。,设S0原状态、S1收到一个”1”、S2连续收到2个”1”、 S3连续收到3个”1”、S4连续收到4个”1”,(2) 化简:寻找等价态,(3) 赋码,S0=00、S1=01、S2=11、S3=10,X Q2 Q1 Q2n+1 Q
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