二章硬件结构ppt课件.ppt
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1、第二章 硬件结构,以TI公司生产的TMS320C54x为例具 体的学习DSP的硬件结构,定点DSP与浮点DSP,浮点格式用指数形式表示,其动态范围比用小数形式表示的定点格式要大得多,定点DSP中经常要考虑的溢出问题,在浮点DSP中基本上可以不考虑 为了保证底数的精度,浮点DSP基本上作成32-bit的,其总线、寄存器、存储器等的宽度也相应是32-bit的 浮点DSP的速度更快,尤其是作浮点运算 浮点DSP的价格高,开发难度也更大,ADSP2100,100MHz, 10ns 指令周期 峰值 600MFLOPS ,连续 400 MFLOPS 4 Mbit 片内双口 SRAM ,由核处理器、主机或D
2、MA独立访问 DMA 控制器支持:14 个零开销 DMA 通道,64 bit 后台 DMA 传输, 与全速运行的处理器并行,特点,DSP芯片的运算速度,MIPS:每秒执行百万指令 MOPS:每秒执行百万次操作 MFLOPS:每秒执行百万次浮点操作 BOPS:每秒执行十亿次操作,特点,700Mbytes/s IO速率 4GW 片外寻址能力 6个连接口,作多处理器应用,TMS320C30,60ns单周期指令执行时间 33.3MFLOPS 16.7MIPS 片内4Kx32bit 单周期内可访问两次的ROM 两个1Kx32bit 单周期内可访问两次的RAM 64x32bit指令Cache,TMS320
3、C30,指令及数据字长32bit,地址宽度24bit (16M寻址空间) 40/32bit 浮点/整数乘法器及ALU 8个以40bit扩展精度寄存器为基础的Acc 32bit桶形移位器 2个地址发生器,8个辅助寄存器和 2个辅助寄存器计算单元 片内DMA控制器,使I/O与CPU并行工作,TMS320C30,单周期内并行的ALU及乘法指令 零开销循环,单周期分支 两个外部接口 两个串口支持8/16/32bit数据传输 两个32bit定时器 封装: 181脚PGA 工艺: 1m CMOS,算术逻辑运算单元ALU,C54x使用40位的算术逻辑运算单元和2个40位累加器,可完成宽范围的算术逻辑运算。
4、C54x的大多数算术逻辑运算指令都是单周期指令,其运算结果通常自动送入目的累加器A或B。但在执行存储器到存储器的算术逻辑运算指令时(如ADDM、ANDM、ORM和XORM),其运算结果则存入指令指定的目的存储器。,ALU的功能框图,ALU的输入和输出,根据输入源的不同,ALU采用不同的输入方式。,(1) ALU的X输入源 来自桶形移位寄存器输出的操作数; 来自数据总线DB中的操作数。,(2) ALU的Y输入源 来自累加器A中的数据; 来自累加器B中的数据; 来自数据总线CB中的操作数; 来自T寄存器中的操作数。,ALU的输出 ALU的输出为40位运算结果,通常被送至累加器A或B。,累加器A和B
5、,C54x芯片有两个独立的40位累加器A和B,可以作为ALU或MAC的目标寄存器,存放运算结果,也可以作为ALU或MAC的一个输入。 在执行并行指令(LD|MAC)和一些特殊指令(MIN和MAX)时,两个累加器中的一个用于装载数据,而另一个用于完成运算。,累加器结构,保护位:AG、BG 3932,作为算术计算时的数据位余量,以防止迭代运算中的溢出。,高阶位:AH、BH 3116;,低阶位:AL、 BL 150。,桶形移位寄存器,TMS320C54x的40位桶形移位寄存器主要用于累加器或数据区操作数的定标。它能将输入数据进行031位的左移和016位的右移。,组成框图, 多路选择器MUX,MUX,
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