第5章VHDL设计输入方式.ppt
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2、CLR是异步复位端 Q:buffer std_logic_vector(3 downto 0); end; architecture ONE of CNT4 is Begin process(CLR,CLK) begin if CLR=1 then Q=“0000“; -CLR为高电平时,复位计数器状态到0 elsif CLKevent and CLK=1 then Q=Q+1; end if; end process; end;,2.创建工程,3.编译,RTL级原理图,综合后的门级原理图,编辑输入信号波形,4. 仿真,波形赋值 快捷键,选中波形,总线型 数据,5.2 Synplify pro
3、的VHDL输入设计,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY CNT10 IS PORT (CLK,RST,EN : IN STD_LOGIC; CQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0); COUT : OUT STD_LOGIC ); END CNT10; ARCHITECTURE behav OF CNT10 IS BEGIN PROCESS(CLK, RST, EN) VARIABLE CQI : STD_LOGIC_VECTOR(
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