电子科技大学eda基于VerilogHDL语言的ISE设计流程.ppt
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1、基于Verilog HDL语言的ISE设计流程 -启动ISE13.2软件,方法1:在开始菜单下找到ISE的启动图标,方法2:在桌面上找到ISE图标,点击该图标启动ISE13.2软件,基于Verilog HDL语言的ISE设计流程 -新建工程,基于Verilog HDL语言的ISE设计流程 -新建工程,输入工程名字:counter,工程所在的目录,基于Verilog HDL语言的ISE设计流程 -新建工程,基于Verilog HDL语言的ISE设计流程 -创建一个新工程,基于Verilog HDL语言的ISE设计流程 -创建一个新工程,基于Verilog HDL语言的ISE设计流程 -创建一个新
2、的设计文件,基于Verilog HDL语言的ISE设计流程 -创建一个新的设计文件,基于Verilog HDL语言的ISE设计流程 -创建一个新的设计文件,选择Verilog HDL Module,输入”top”作为Verilog HDL模块的名字,点击“Next”按钮,基于Verilog HDL语言的ISE设计流程 -创建一个新的设计文件,基于Verilog HDL语言的ISE设计流程 -创建一个新的设计文件,设计总结,基于Verilog HDL语言的ISE设计流程 -创建一个新的设计文件,基于Verilog HDL语言的ISE设计流程 -创建一个新的设计文件,此处添加端口声明语句,基于Ve
3、rilog HDL语言的ISE设计流程 -创建一个新的设计文件,4位16进制计数器模块,下一步对该模块进行综合,产生计数器使能信号,基于Verilog HDL语言的ISE设计流程 -对该设计文件进行综合,行为级综合可以自动将系统直接从行为级描述综合为寄存器传输级描述。 行为级综合的输入为系统的行为级描述,输出为寄存器传输级描述的数据通路。 行为级综合工具可以让设计者从更加接近系统概念模型的角度来设计系统。同时,行为级综合工具能让设计者对于最终设计电路的面积、性能、功耗以及可测性进行很方便地优化。 行为级综合所需要完成的任务从广义上来说可以 分为分配、调度以及绑定。,基于Verilog HDL语
4、言的ISE设计流程 -对该设计文件进行综合,在ISE的主界面的处理子窗口 的synthesis的工具可以完成下面的任务: 查看RTL原理图(View RTL schematic) 查看技术原理图(View Technology Schematic) 检查语法(Check Syntax) 产生综合后仿真模型(Generate Post-Synthesis Simulation Model)。,基于Verilog HDL语言的ISE设计流程 -对该设计文件进行综合,控制台界面中给出综合过程的信息,基于Verilog HDL语言的ISE设计流程 -对该设计文件进行综合,综合工具在对设计的综合过程中,
5、主要执行以下三个步骤: 语法检查过程,检查设计文件语法是否有错误; 编译过程,翻译和优化HDL代码,将其转换为综合工具可以识别的元件序列; 映射过程,将这些可识别的元件序列转换为可识别的目标技术的基本元件;,基于Verilog HDL语言的ISE设计流程 -查看综合后的结果,通过查看综合后的结 果 ,你就会清楚地理解到底 什么是综合?综合的本质特 征。,基于Verilog HDL语言的ISE设计流程 -查看综合后的结果,基于Verilog HDL语言的ISE设计流程 -查看综合后的结果,基于Verilog HDL语言的ISE设计流程 -查看综合后的结果,基于Verilog HDL语言的ISE设
6、计流程 -揭开LUT的秘密,0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1,终于明白了FPGA的LUT 是怎么实现逻辑功能的,基于Verilog HDL语言的ISE设计流程 -对该设计进行行为仿真,基于Verilog HDL语言的ISE设计流程 -对该设计进行行为仿真,基于Verilog HDL语言的ISE设计流程 -对该设计进行行为仿真,基于Verilog HDL语言的ISE设计流程 -对该设计进行行为仿真,基于Verilog HDL语言的ISE设计流程 -对该设计进行行为仿真,基于Verilog HDL语言的ISE设计流程 -对该设计进行行为
7、仿真,基于Verilog HDL语言的ISE设计流程 -对该设计进行行为仿真,基于Verilog HDL语言的ISE设计流程 -对该设计进行行为仿真,添加此段代码 用于生成rst、clk测 试信号,基于Verilog HDL语言的ISE设计流程 -对该设计进行行为仿真,基于Verilog HDL语言的ISE设计流程 -对该设计进行行为仿真,基于Verilog HDL语言的ISE设计流程 -对该设计进行行为仿真,关闭整个仿真窗口,继续下面的设计,基于Verilog HDL语言的ISE设计流程 -添加实现约束文件,基于Verilog HDL语言的ISE设计流程 -添加实现约束文件,基于Verilo
8、g HDL语言的ISE设计流程 -添加实现约束文件,基于Verilog HDL语言的ISE设计流程 -添加实现约束文件,基于Verilog HDL语言的ISE设计流程 -添加实现约束文件,基于Verilog HDL语言的ISE设计流程 -添加实现约束文件,基于Verilog HDL语言的ISE设计流程 -添加实现约束文件,保存引脚约束,并退出该界面,基于Verilog HDL语言的ISE设计流程 -实现设计,基于Verilog HDL语言的ISE设计流程 -实现设计,基于Verilog HDL语言的ISE设计流程 -查看布局布线后结果,基于Verilog HDL语言的ISE设计流程 -查看布局
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