组合逻辑电路分析与设计(2).ppt
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1、数字设计第2章,1,集成逻辑门 常用MSI组合逻辑模块 组合型可编程逻辑器件 组合逻辑电路分析 组合逻辑电路设计 组合逻辑电路的VHDL描述 组合逻辑电路中的险象,第2章 组合逻辑电路分析与设计,主要内容,数字设计第2章,2,2.1 集成逻辑门,数字集成电路的集成度分类 三类典型的数字集成电路 TTL、CMOS、ECL,数字设计第2章,3,一、集成逻辑门系列 1. CMOS逻辑门 最简单的集成逻辑门CMOS非门,数字设计第2章,4,CMOS与非门和或非门,数字设计第2章,5,CMOS逻辑系列 4000系列 74HC系列 74HCT系列 CMOS逻辑电路的特点 逻辑摆幅大,电路抗干扰能力强。 静
2、态功耗低。 输入阻抗极大,驱动同类型逻辑门的能力强。 容易因静电感应造成器件击穿而损坏。 CMOS集成电路使用注意事项 器件防静电包装 人员和设备良好接地 正确处理不用的输入端。,数字设计第2章,6,2. TTL逻辑门 74民品系列、54军品系列 74系列中的子系列 74系列的发展和演变 TTL与CMOS的比较 电源电压:典型TTL(5V),CMOS(318V) 输出高电平:TTL(3.6V),CMOS(VDD0.1) 逻辑摆幅和抗干扰能力:CMOS更好 静态功耗:CMOS的静态功耗很低,数字设计第2章,7,3. ECL逻辑门 高速逻辑电路系列 特点 ECL的基本逻辑门是“或/或非门” 早期E
3、CL电路使用的单一负电源供电,输出低电平为,高电平为,该电平与TTL和CMOS器件的逻辑电平不兼容。新型ECL电路既可以采用、也可以采用供电,方便了不同系列逻辑器件的互联。 强调高速度的ECL系列存在高功耗的缺点。 ECL逻辑门的“或”输出端具有“线与”功能、“或非”输出端具有“线或”功能,数字设计第2章,8,二、集成逻辑门的主要电气指标 1. 逻辑电平 电压传输特性 输入低电平VIL 关门电平VOFF 输入高电平VIH 开门电平VON 输出低电平VOL 输出高电平VOH,数字设计第2章,9,2. 噪声容限 低电平输入时的噪声容限VNL =VOFFVOLMAX 高电平输入时的噪声容限VNH =
4、VOHMINVON,(a) (b) (c) 图25 输入、输出电平和噪声容限示意图 (a) 一般关系; (b) 典型TTL; (c) 典型CMOS,数字设计第2章,10,3. 输出驱动能力 高电平输出电流IOH 低电平输出电流IOL 扇出系数NO 逻辑电路在正常工作条件下,一个输出端可以同时驱动同系列逻辑电路输入端数目的最大值。 4. 功耗 :逻辑电路消耗的电源功率 静态功耗:电路的输出状态不变时的功率损耗。 动态功耗:电路状态变化时产生的功耗。 低速电路的功耗以静态功耗为主;高速电路的功耗以动态功耗为主。,数字设计第2章,11,5. 时延 时延tpd ,就是从输入信号达到电路输入端,到相应的
5、输出信号出现在电路输出端之间所需要的时间。 上升时延tpLH 下降时延tpHL 平均时延tpd,数字设计第2章,12,6不同系列逻辑门的性能比较,数字设计第2章,13,三、逻辑电路的其它输入、输出结构 1. 施密特触发器输入 典型逻辑门对输入电压在阈值电压附近的波动敏感,容易造成输出错误。 施密特触发器输入结构采用两个不同的阈值电压来克服输入电压的波动 。,数字设计第2章,14,2. 三态输出结构 三态输出:逻辑电路的输出端不仅可以输出0和1,还可以呈现高阻抗状态。 具有三态输出结构的非门的逻辑符号和真值表。 三态输出是一种独立于电路逻辑功能的输出结构,不同逻辑功能的电路,可以根据需要设置三态
6、输出端。,数字设计第2章,15,三态总线 将多个三态输出端接在一起就构成了三态总线。 三态门还能用于实现数据的双向传输。,数字设计第2章,16,3. 漏极(集电极)开路输出结构 使用漏极开路门时,必须在输出端Z外接一个负载电阻RL,上拉到一个正电源VCC。改变上拉电源,可以改变输出电平,使之适用于逻辑电平不同的器件系列的互联。 多个漏极开路逻辑门的输出端可以直接连在一起,实现所谓的“线与逻辑”。,数字设计第2章,17,4. CMOS模拟信号传输门结构 当使能信号EN=1时,MOS管导通,A、B之间呈现低阻通道,模拟信号(或数字信号)可以沿任意方向传输(AB或BA)。当使能信号EN=0时,MOS
7、管截止,沟道消失,A、B之间只有极低的漏电流,相当于开关断开。,数字设计第2章,18,一、加法器 加法器是用于实现两个二进制数加法运算的电路。 加法器分类: 不考虑低位进位的2个一位二进制数相加的半加器 考虑低位进位的2个一位二进制数相加的全加器 实现2个多位二进制数相加的加法器 实现两个十进制数相加的BCD码加法器 带符号数加法器等。,2.2 常用MSI组合逻辑模块,数字设计第2章,19,1. 半加器 实现两个1位二进制数相加的电路称为半加器,数字设计第2章,20,2. 全加器 带有低位进位输入的一位加法器,数字设计第2章,21,3串行加法器 串行加法器:将n个一位全加器级联,得到两个n位二
8、进制数的加法电路。 串行加法器时延较大,电路的工作速度较慢。,数字设计第2章,22,4先行进位4位二进制全加器7483/283,数字设计第2章,23,7483/283的级联扩展,数字设计第2章,24,二、比较器 数值比较器用于比较两个数的大小,并给出“大于”、“等于”和“小于”三种比较结果。 两个多位二进制数比较大小的方法: 从高位开始,逐位比较。 高位不同,结果立现。 高位相等,比较结果由低位的比较结果决定。 当各位都对应相等时,则两个数完全相等。 比较器分类: 半比较器:只能比较2个一位二进制数的比较器。 全比较器:比较2个一位二进制数。当它们相等时,全比较器的比较结果由低位送来的比较结果
9、决定。,数字设计第2章,25,1. 4位二进制数比较器7485 7485是采用并行比较结构的4位二进制数比较器,数字设计第2章,26,功能表用于描述芯片功能。,数字设计第2章,27,27485的级联扩展 7485的三个级联输入端用于连接低位芯片的三个比较输出端,实现比较位数的扩展。,数字设计第2章,28,三、编码器 编码:将一组字符或信号用二进制代码加以表示。 编码器:实现编码的数字电路,对于每一个有效的输入信号,编码器输出与之对应的一组二进制代码。 编码器分类: 2n线n线编码器(二进制编码器) BCD码编码器(十进制编码器),数字设计第2章,29,1. 2n线n线编码器 以基本的8线3线编
10、码器为例 存在问题: 没有键被按下(即编码输入全为0)时,编码输出为“000”,无法与I01的编码输入相区别。 若同时有多个键被按下(即有多个编码输入端同时为1),编码输出将出现混乱。,输出函数表达式,数字设计第2章,30,28线3线优先编码器74148 优先编码器:当多个编码输入信号同时有效时,编码器仅对其中优先级最高的信号进行编码。 低电平有效:就是信号有效时为低电平。,数字设计第2章,31,会看MSI的功能表 编码输入 编码输出 使能输入 使能输出 组选择输出,数字设计第2章,32,74148的级联扩展,3BCD码编码器 图222可以用于实现各种BCD码编码器。,数字设计第2章,33,四
11、、译码器 译码器执行与编码器相反的操作。 译码器分类: 全译码器:译码器输入的n位二进制代码有2n种不同的取值,称为2n种不同的编码值。若将每种编码分别译出,则译码器有个2n译码输出端,这种译码器称为全译码器。 部分译码器:若译码器输入的编码是一位BCD码,则不是输入取值的所有组合都有意义,此时只需要与输入BCD码相对应的十个译码输出端,这种译码器称为部分译码器。,数字设计第2章,34,13线8线译码器74138 74138是3位自然二进制编码的全译码器。 使能输入:只有当 时,该译码器才使能。 74138的译码输出信号低电平有效。 74138输出了编码输入变量的所有最大项。,数字设计第2章,
12、35,24线16线译码器74154和BCD码译码器 74154是输出低电平有效的4线16线全译码器。 利用74154可以实现各种BCD码译码器。,数字设计第2章,36,3七段显示译码器 LED七段显示器 通过七个发光段的亮灭组合,实现十进制字符09的显示,各段按ag命名。 共阴极七段显示器的段驱动为高电平有效,共阳极七段显示器的段驱动是低电平有效。,数字设计第2章,37,七段显示译码器7448 功能:将8421BCD码变换为七段显示码,输出高电平有效。,数字设计第2章,38,数字设计第2章,39,7448的四种工作模式:字符显示、灭灯、灭0和试灯。 字符显示模式(功能表第一列为015对应的16
13、行)显示16种字符,其中输入为00001001时输出8421BCD码对应的字符09;输入10101111时输出特殊字符。 灭灯模式就是强行熄灭所有LED。 灭0模式用于多位显示时关闭有效位之外多余的0的显示。 试灯模式检验LED是否正常,各段全亮,与数据输入无关。 利用 实现多位十进制数码显示器中熄灭多余0的电路,数字设计第2章,40,4译码器的扩展和应用 译码器的扩展 译码器用于计算机中的地址译码,数字设计第2章,41,五、数据选择器和数据分配器 数据选择器用于从多路输入信号中选择一路信号输出。 数据分配器用于将一路输入信号分配到不同的输出通道。,数字设计第2章,42,18选1数据选择器74
14、151,数字设计第2章,43,2数据选择器的扩展,3数据分配器,数字设计第2章,44,数字设计第2章,45,可编程逻辑器件中集成了大量的逻辑门、连线、记忆单元等电路资源,这些电路资源的使用由用户通过计算机编程方式加以确定。 本节介绍PLD的基本结构和表示方法,以及PLD在组合逻辑电路中的简单应用。,2.3 组合型可编程逻辑器件,数字设计第2章,46,一、 PLD的一般结构与电路画法 PLD的基本结构中,包括输入输出缓冲电路、与阵列和或阵列。与或阵列是其主体,任何逻辑函数都可以写成与或表达式的形式,通过与或阵列实现函数功能。,数字设计第2章,47,1PLD中连接的表示方法,数字设计第2章,48,
15、2基本逻辑门的PLD表示法,数字设计第2章,49,3与或阵列图 PLD中的与门被组织成与阵列结构,或门被组织成或阵列结构,与门输出的乘积项在或阵列中求和。 图238是一个用与或阵列表示的电路图,与阵列是固定的,四个与门实现了A、B两个变量的四个最小项;或阵列是可以编程的。 函数F1和F2的表达式为,数字设计第2章,50,二、 组合型PLD PLD的分类: 可编程只读存储器(PROM) 可编程逻辑阵列(PLA) 可编程阵列逻辑(PAL) 通用阵列逻辑(GAL) 复杂可编程逻辑器件(CPLD) 现场可编程门阵列(FPGA),简单PLD(SPCD),复杂PLD,数字设计第2章,51,只读存储器(RO
16、M)是计算机中用于存储确定信息的存储器。其中的数据由ROM生产厂家在制造ROM时“写入”,出厂后,用户无法修改。 ROM中的数据通常按字节(8比特)寻址,每个地址对应一字节数据。,1可编程只读存储器PROM和EPROM,数字设计第2章,52,从逻辑函数发生器的角度来看,ROM的地址译码器可以实现n个输入变量An-1A0的全部2n个最小项,其地址译码器就是固定连接的与阵列。数据输出线Di的函数表达式为 从实现逻辑函数的角度来看,存储矩阵的结构就像多输出函数的真值表,存储矩阵中的每一列的取值就是多输出函数的真值表中各函数的取值。存储矩阵就是一个连接关系可以编程的或阵列。 该ROM可以等效为一个与或
17、阵列,可以实现8个n变量的逻辑函数。 可编程ROM可以分为:熔丝型PROM、EPROM、EEPROM。,数字设计第2章,53,PROM结构的缺点:采用固定的与阵列和可编程的或阵列,当输入变量个数增加时,与阵列的规模成倍增加,这种结构限制了PROM作为函数发生器的应用。 可编程逻辑阵列PLA:采用与、或阵列都可编程的结构,使乘积项不必是最小项,从而为实现逻辑函数提供了较大的灵活性。 PLA的问题:由于器件制造中的困难和相关应用软件的开发没有跟上,PLA很快被随后出现的PAL取代。,2可编程逻辑阵列PLA,数字设计第2章,54,PAL中与或阵列的特点:与阵列可编程、或阵列固定。 PAL16L8:
18、输入、输出:10个专用输入端,2个专用三态输出端和6个输入/三态输出(I/O)端。 与阵列:可编程与阵列包括64个与门,每个与门有32个输入端。 或阵列:或阵列包含8个7输入或门,这些或门和与门的连接关系是固定的,可以同时实现8个输出逻辑函数。输出由三态非门控制。 函数形式:用PAL16L8实现的逻辑函数的基本表达式是与或非式。,3可编程阵列逻辑PAL,数字设计第2章,55,数字设计第2章,56,用PAL16L8实现8421BCD码余3循环码的转换电路,4通用阵列逻辑GAL GAL在芯片中增加了存储元件,并采用输出逻辑宏单元OLMC结构,改善了内部资源使用的灵活性,成为低密度可编程逻辑器件的首
19、选。GAL的原理与应用在第4章介绍。,数字设计第2章,57,组合电路的分析,就是分析组合电路输入变量和输出变量的取值关系和函数关系,进而确定电路的功能。 一、基本分析方法(步骤) 据给定的组合电路,写出输出函数表达式 据表达式,列出真值表 说明电路的逻辑功能,2.4 组合逻辑电路分析,数字设计第2章,58,例21 分析图241所示电路。 解:表达式为 真值表如上所示。 逻辑功能:少数服从多数的三人表决电路。,数字设计第2章,59,二、分析实例 例22 分析图241所示电路。 逻辑功能:一位全加器。 其中,J是进位输出,S是本位和输出。,解:表达式为,数字设计第2章,60,例23 分析图243所
20、示电路,已知输入信号B3B2B1B0是5421BCD码。,解:由真值表可以看出,该电路实现了5421码到8421码的转换。,数字设计第2章,61,组合逻辑电路设计就是根据功能要求设计相应的逻辑电路。设计的基本要求是功能正确,电路尽可能简化。 一、基本设计方法(步骤) 据功能要求,确定输入、输出变量,列出相应的真值表。 据设计要求,采用适当的化简方法求出与所要求的逻辑门相适应的输出函数的最简表达式。 画出与最简表达式相对应的逻辑电路图。,2.5 组合逻辑电路设计,数字设计第2章,62,组合电路的设计方法: (1)逻辑抽象; 确定输入、 输出变量; 定义逻辑状态的含义; 根据给输出与输入之间的逻辑
21、关系列真 值表。 (2)根据真值表写出逻辑函数表达式; (3)选定器件的类型; (4)将逻辑函数化简或变换成适当的形式; (5)画出逻辑电路图。,数字设计第2章,63,例24 设计一个组合电路,该电路能够判断一位BCD码是否8421码。若是8421码,则当该码能被4或5整除时,输出有所指示。要求分别用与非门、或非门、与或非门实现该电路(允许反变量输入)。 解: 定义输入、输出变量,列出真值表 用输入变量ABCD的取值表示一位8421BCD码,定义输出变量F11表示输入的是8421码,F21表示输入8421码可以被4或5整除。 列出真值表。,数字设计第2章,64, 用卡诺图化简法求最简式: 用与
22、非门实现时,应圈1得最简与或式,再转换为最简与非式。 用或非门实现时,应圈0得最简或与式,再转换为最简或非式。 用与或非门实现时,应圈0得最简或与式,再转换为最简与或非式。,数字设计第2章,65,输出函数的最简与或式和最简与非式为 输出函数的最简或与式、最简或非式和最简与或非式为,数字设计第2章,66, 画出实现该逻辑功能的三种不同门电路形式。,数字设计第2章,67,二、设计实例(基于MSI的组合电路设计) 例25 试用4位全加器7483实现5421BCD码到8421BCD码的转换。 解:,数字设计第2章,68,例26 试用4位全加器芯片7483实现一位8421BCD码加法器。 解:两个一位十
23、进制数相加时,和的取值范围是018,将该范围内二进制数和8421BCD码的取值列表,寻找将二进制结果转换为8421BCD码的规律。,数字设计第2章,69,N109时,二进制数与8421码相同 N1010时,8421码比相应的二进制数大6。 判断N1010的电路就用表中的DC。 当C4=1时,或S3=1且S2和S1中至少有一个为1时,DC=1。 DC的表达式为,数字设计第2章,70,由真值表直接写出输出函数的最小项表达式。并变换为与74138低电平有效的输出端相符的形式。 画出电路图,例27 试用3线8线译码器74138实现一位二进制全减器。 解:一位二进制数全减器就是两个一位二进制数的带借位的
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