第03章存储器.ppt
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1、存储器,大纲,概述 主存储器 高速缓冲存储器 虚拟存储器 辅助存储器,概述,存储器分类 存储器层次结构,存储器分类,按存储介质分类,(1) 半导体存储器,(2) 磁表面存储器,(3) 磁芯存储器,(4) 光盘存储器,易失,TTL 、MOS,磁头、载磁体,硬磁材料、环状元件,激光、磁光材料,(1) 存取时间与物理地址无关(随机访问),顺序存取存储器 磁带,按存取方式分类,(2) 存取时间与物理地址有关(串行访问),随机存储器,只读存储器,直接存取存储器 磁盘,在程序的执行过程中 可 读 可 写,在程序的执行过程中 只读,磁盘 磁带 光盘,高速缓冲存储器 (Cache),Flash Memory,
2、存 储 器,按在计算机中的作用分类,高,低,小,大,快,慢,辅存,寄存器,缓存,主存,磁盘,光盘,磁带,光盘,磁带,速度,容量,价格/位,存储器三个主要特性的关系,存储器的层次结构,CPU,CPU,主机,存储器的层次结构,Registers: Very Fast (1ns) Very Small (512 Bytes) Very Expensive (part of CPU) Cache: Very Fast (10ns) Small (2 MB) Very Expensive ($150/MB) RAM: Fast (100ns) Large (256 MB) Inexpensive ($0
3、.58/MB) Hard Disk: Slow (10ms) Very Large (40 GB) Very inexpensive ($0.0025/MB) Off-Line Storage: (tape backups, etc.) Very slow (in seconds) Potentially Huge (TBs) Least expensive,缓存,辅存,缓存主存层次和主存 辅存层次,缓存主存,主存辅存,虚拟存储器,虚地址,逻辑地址,实地址,物理地址,主存储器,(速度),(容量),主存储器,概述 半导体存储芯片 随机存取存储器(RAM) 只读存储器(ROM) 存储器与 CPU
4、的连接 提高访存速度的措施,概述,主存的基本组成,驱动器,译码器,MAR,控制电路,.,.,.,.,.,.,.,.,.,.,.,.,地址总线,数据总线,主存和 CPU 的联系,主存储器与CPU的联系,高位字节 地址为字地址,低位字节 地址为字地址,设地址线 24 根,按 字节 寻址,按 字 寻址,若字长为 16 位,按 字 寻址,若字长为 32 位,主存中存储单元地址的分配,224 = 16 M,8 M,4 M,(2) 存储速度,主存的技术指标,(1) 存储容量,(3) 存储器的带宽,主存 存放二进制代码的总数量,读出时间 写入时间,存储器的 访问时间,读周期 写周期,位/秒,芯片容量,半导体
5、存储芯片简介,半导体存储芯片的基本结构,译 码 驱 动,存 储 矩 阵,读 写 电 路,1K 4位,16K 1位,8K 8位,片选线,读/写控制线,地 址 线,数 据 线,地址线(单向),数据线(双向),10,4,14,1,13,8,半导体存储芯片的基本结构,译 码 驱 动,存 储 矩 阵,读 写 电 路,片选线,读/写控制线,地 址 线,数 据 线,片选线,读/写控制线,(低电平写 高电平读),(允许读),CS,CE,WE,(允许写),WE,OE,存储芯片片选线的作用,用 16K 1位 的存储芯片组成 64K 8位 的存储器,32片,半导体存储芯片的译码驱动方式,(1) 线选法,(2) 重合
6、法,0,0,T1、T2 工作管; T3、T4 负载管; T5、T6 、T7、T8 控制管。 静态MOS存储元T1、T2、T3、T4组成的双稳态触发器能长期保持信息的状态不变,当供电电源切断时,原存的信息也消失。,随机存取存储器 ( RAM ),静态 RAM (SRAM),(1) 静态 RAM 基本电路,两个稳态:T1导通,T2截止为“1”态;T2导通,T1截止为“0”态; 工作原理: 保持状态(X、Y译码线为低电平,即T5、T6、T7和T8 均截止), 写入状态(X、Y译码线为高电平,即T5、T6、T7和T8 均导通) 写“1”:位线2为高电平B高 T1导通; 位线1加低电平 A低 T2截止;
7、 写“0”:位线2为低电平 B低 T1截止。 位线1加高电平 A高 T2导通;, 读出状态(X、Y译码线为高电平,即T5、T6、T7、T8 均导通) 读“1”(T2截止、T1导通):VCC从T4到T6、T8 使位线2有电流。 读“0”(T1截止、T2导通):VCC从T3到T5、T7使位线1有电流; 不同的位线上的电流使放大器读出不同的信息“1”和“0”。,A 触发器非端,A 触发器原端,T1 T4, 静态 RAM 基本电路的 读 操作, 静态 RAM 基本电路的 写 操作,MOS静态存储器的存储单元,MOS静态存储器结构图,1K静态存储器框图,(2) 静态 RAM 芯片举例, Intel 21
8、14 外特性,存储容量 1K4位,.,.,.,.,.,.,I/O1,I/O2,I/O3,I/O4,A9,A8,A0,WE,CS,VCC,GND,Intel 2114, Intel 2114 RAM 矩阵 (64 64) 读, Intel 2114 RAM 矩阵 (64 64) 读, Intel 2114 RAM 矩阵 (64 64) 读, Intel 2114 RAM 矩阵 (64 64) 读, Intel 2114 RAM 矩阵 (64 64) 读, Intel 2114 RAM 矩阵 (64 64) 读, Intel 2114 RAM 矩阵 (64 64) 读, Intel 2114 RA
9、M 矩阵 (64 64) 读,0,16,32,48, Intel 2114 RAM 矩阵 (64 64) 读, Intel 2114 RAM 矩阵 (64 64) 写, Intel 2114 RAM 矩阵 (64 64) 写, Intel 2114 RAM 矩阵 (64 64) 写, Intel 2114 RAM 矩阵 (64 64) 写, Intel 2114 RAM 矩阵 (64 64) 写, Intel 2114 RAM 矩阵 (64 64) 写, Intel 2114 RAM 矩阵 (64 64) 写, Intel 2114 RAM 矩阵 (64 64) 写, Intel 2114 R
10、AM 矩阵 (64 64) 写,(3) 静态 RAM 读 时序,(4) 静态 RAM (2114) 写 时序,存储器芯片读数时间,例:下图是某SRAM的写入时序图,其中WE是读写命令控制线,当该线为低电平时,存储器按当时地址2450H把数据线上的数据写入存储器。请指出图(a)写入时序中的错误,并画出正确的写入时序图。,解:在读写线为低电平时,地址、数据都不能再变化,正确的写入时序图如图 (b)。,(1) 动态 RAM 基本单元电路,动态 RAM ( DRAM ),读出与原存信息相反,读出时数据线有电流 为 “1”,写入与输入信息相同,写入时CS充电 为 “1” 放电 为 “0”,T,无电流,有
11、电流,(2) 动态 RAM 芯片举例, 三管动态 RAM 芯片 (Intel 1103, 1K1位) 读,读 写 控 制 电 路, 三管动态 RAM 芯片 (Intel 1103) 写, 三管动态 RAM 芯片 (Intel 1103) 写, 三管动态 RAM 芯片 (Intel 1103) 写, 三管动态 RAM 芯片 (Intel 1103) 写, 三管动态 RAM 芯片 (Intel 1103) 写, 三管动态 RAM 芯片 (Intel 1103) 写, 三管动态 RAM 芯片 (Intel 1103) 写,读 写 控 制 电 路, 三管动态 RAM 芯片 (Intel 1103) 写
12、,读 写 控 制 电 路, 三管动态 RAM 芯片 (Intel 1103) 写,读 写 控 制 电 路, 单管动态 RAM 4116 (16K 1位) 外特性, 4116 (16K 1位) 芯片 读 原理,63,0,0,0, 4116 (16K 1位) 芯片 写 原理,63,0,16K1动态存储器框图,动态存储器的特点,动态存储器中数据输入线与数据输出线是分开的。 有WE控制信号,而没有片选信号CS,扩展时用信号RAS代替信号CS。 地址线引脚只引出一半,因此内部有两个锁存器。 行地址选通信号和列地址选通信号在时间上错开进行复用。 地址线也作刷新用。 刷新是动态MOS存储器最突出的特点,静态
13、存储器不需要刷新。,(3) 动态 RAM 时序,行、列地址分开传送,写时序,数据 DOUT 有效,数据 DIN 有效,读时序,(4) 动态 RAM 刷新,刷新与行地址有关, 集中刷新,(存取周期为0.5s),“死时间率” 为 128/4000 100% = 3.2%,“死区” 为 0.5 s 128 = 64 s,周期序号,地址序号,t,c,0,1,2,3871,3872,0,1,t,c,t,c,t,c,t,c,3999,V,W,0,1,127,读,/,写或维持,刷新,读,/,写或维持,3872,个周期,(,1936,),128,个周期,(,16,),刷新时间间隔,(,2m,s,),刷新序号,
14、s,s,t,c,X,t,c,Y, , ,以 128128 矩阵为例,tC = tM + tR,无 “死区”, 分散刷新(存取周期为1s),(存取周期为 0.5 s + 0.5 s),以 128 128 矩阵为例, 分散刷新与集中刷新相结合 (异步刷新),对于 128 128 的存储芯片(存取周期为 0.5s),将刷新安排在指令译码阶段,不会出现 “死区”,“死区” 为 0.5 s,若每隔 2 ms 集中刷新一次,“死区” 为 64 s,W/R,W/R,W/R,t,C,REF,0,W/R,REF,W/R,W/R,W/R,W/R,15.6s,1,15.6s, 分散刷新与集中刷新相结合,动态 RAM
15、 和静态 RAM 的比较,存储原理,集成度,芯片引脚,功耗,价格,速度,刷新,只读存储器(ROM),掩膜 ROM ( MROM ),行列选择线交叉处有 MOS 管为“1”,行列选择线交叉处无 MOS 管为“0”,1K1位的MOS管掩膜ROM,PROM (一次性编程),161位双极型镍铬熔丝式PROM,EPROM (多次性编程 ),(1) N型沟道浮动栅 MOS 电路,紫外线全部擦除,EPROM,顶部开有一个圆形的石英窗口,用于紫外线透过擦除原有信息。 一般使用专门的编程器(烧写器)进行编程。 编程后,应该贴上不透光封条。 出厂未编程前,每个基本存储单元都是信息1。 编程就是将某些单元写入信息0
16、。,(2) 2716 EPROM 的逻辑图和引脚(2K8位),PD/Progr,PD/Progr,功率下降 / 编程输入端 读出时 为 低电平,EEPROM (多次性编程 ),电可擦写,局部擦写,全部擦写,Flash Memory (快擦型存储器),比 E2PROM快,EPROM,价格便宜 集成度高,EEPROM,电可擦除重写,具备 RAM 功能,各种存储器的性能比较,存储器与 CPU 的连接,存储器容量的扩展,用 2片 1K 4位 存储芯片组成 1K 8位 的存储器,(2) 字扩展(增加存储字的数量),用 2片 1K 8位 存储芯片组成 2K 8位 的存储器,(3) 字、位扩展,用 8片 1
17、K 4位 存储芯片组成 4K 8位 的存储器,存储器与 CPU 的连接,(1) 地址线的连接,(2) 数据线的连接,(3) 读/写线的连接,(4) 片选线的连接,(5) 合理选用芯片,(6) 其它 时序、负载,设CPU有16根地址线、8根数据线,并用MREQ作为访存控制信号,用WR作为读写控制信号。现有下列存储芯片:1K 4位RAM、4K 8位RAM、 8K 8位RAM、 2K 8位ROM、 4K 8位ROM、 8K 8位ROM及74138译码器和各种门电路,如图所示。画出CPU与存储器的连接图,要求如下: 主存地址空间分配: 6000H 67FFH为系统程序区。 6800H 6BFFH为用户
18、程序区。 合理选用上述存储芯片,说明各选几片。 详细画出存储芯片的片选逻辑图。,例:,G1、G2A、G2B为控制端 C、B、A为变量输入端 Y0 , Y7变量输出端,解:,(1) 写出对应的二进制地址码,(2) 确定芯片的数量及类型,A15A14A13 A11 A10 A7 A4 A3 A0,(3) 分配地址线,A10 A0 接 2K 8位 ROM 的地址线,A9 A0 接 1K 4位 RAM 的地址线,(4) 确定片选信号,CPU 与存储器的连接图,(1) 写出对应的二进制地址码,练习:假设同前,要求主存最小8K为系统程序区,相邻 16K为用户程序区,最大4K为用户系统程序工作区。,(2)
19、确定芯片的数量及类型,(3) 分配地址线,(4) 确定片选信号,1片 8K 8位ROM;2片 8K 8位RAM; 1片 4K 8位RAM。,A12 A0 与1片8K8位ROM和2片8K8位的RAM地址线相连。 A11 A0与1片4K8位RAM 的地址线相连。,0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 0,0 0 0 1,1 1 1 1,1 1 1 1,1 1 1 1,0 0 1 0,0 0 0 0,0 0 0 0,0 0 0 0,0 0 1 1,1 1 1 1,1 1 1 1,1 1 1 1,A15 A12A11 A10 A8 A7 A4 A3 A0,0 1 0 0,0 0
20、0 0,0 0 0 0,0 0 0 0,0 1 0 1,1 1 1 1,1 1 1 1,1 1 1 1,1 1 1 1,0 0 0 0,0 0 0 0,0 0 0 0,1 1 1 1,1 1 1 1,1 1 1 1,1 1 1 1,最小8K8位系统程序区,相邻16K8位 用户程序区,最大4K8位 系统程序工作区,8K 8位,ROM,8K 8位,RAM,PD/Progr,Y2,Y0,G1,C,B,A,MREQ,A15,A14,A13,A12,A0,D7,D0,WR,CPU 与存储器的连接图,5V,A11,8K 8位 RAM,Y1,Y7,4K 8位,RAM,例:已知配有一个地址空间为0000H3F
21、FFH的ROM区域(由一片芯片组成),现在再用RAM芯片8K8形成16K8的RAM区域,起始地址为8000H,RAM芯片有CS和WE信号控制端,CPU的地址总线为A15A0,数据总线D7D0,控制信号为MREQ和R/W,要求: (1) 设计地址译码方案; (2) 将RAM和ROM用CPU连接.,解:已有的ROM区域是16K8,RAM区域需2片8K8的芯片,起始地址为8000H。地址分析如下:,方案一: 以内部地址少的为主,地址译码方案: 用A15A14 A13作译码器输入,则 Y0 和Y1选ROM, Y4选RAM1, Y5选RAM2。 扩展图与连接图如图所示。,方案二: 以内部地址多的为主,地
22、址译码方案: 用A15A14作译码器输入, 则Y0 选ROM; Y2选RAM1和RAM2; 当A13=0时选RAM1,当A13=1时选RAM2。 扩展图与连接图如图示。,练习:某机器中已知道有一个地址空间为0000H1FFFH的ROM区域,现在再用RAM芯片(8K4)形成一个16K8的RAM区域,起始地址为2000H,假设RAM芯片有CS和WE信号控制端。CPU地址总线为A15A0,数据总线为D7D0,控制信号为R/W(读/写),MREQ(当存储器进行读或写操作时,该信号指示地址总线上的地址是有效的)。要求画出逻辑图。,CPU按字节访问的地址范围为1M,CPU按字访问的地址范围是512K。 2
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