第二章FPGA结构与应用03.ppt
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1、第二章 FPGA/CPLD结构与应用,计算机学院 刘双虎 课件密码:information Email:,成于大气 信达天下,Chengdu University of Information Technology,FPGA - Field Programmable Gate Array (现场可编程门阵列) CPLD - Complex Programmable Logic Device (复杂可编程逻辑器件),成于大气 信达天下,Chengdu University of Information Technology,图 基本PLD器件的原理结构图,概述,成于大气 信达天下,Chengdu
2、 University of Information Technology,可编程逻辑器件的发展历程,70年代,80年代,90年代,PROM 和PLA 器件,改进的 PLA 器件,GAL器件,FPGA器件,CPLD 器件,大容量器件,内嵌复杂 功能模块 的SoPC,成于大气 信达天下,Chengdu University of Information Technology,可编程逻辑器件的分类,图 按集成度(PLD)分类,成于大气 信达天下,Chengdu University of Information Technology,简单PLD原理,电路符号表示,图2-3 常用逻辑门符号与现有国标
3、符号的对照,成于大气 信达天下,Chengdu University of Information Technology,电路符号表示,图2-4 PLD的互补缓冲器 图 PLD的互补输入 图 PLD中与阵列表示,图 PLD中或阵列的表示 图 阵列线连接表示,成于大气 信达天下,Chengdu University of Information Technology,PROM 一,图2-9 PROM基本结构:,其逻辑函数是:,地址译码器是完成存储单元阵列的行选择,成于大气 信达天下,Chengdu University of Information Technology,PROM 二,图 2-1
4、0 PROM的逻辑阵列结构,阵列输出逻辑函数:,是第m-1列p-1行单元的值,成于大气 信达天下,Chengdu University of Information Technology,PROM 三,图2-11 PROM表达的PLD图阵列(4*2的PROM),图2-12 用PROM完成半加器逻辑阵列,n个输入变量,经不可编程与阵列产生2的n次方个乘积项,可编程或阵列产生m个输出函数 此处n=2 p=4 即4个乘积项,成于大气 信达天下,Chengdu University of Information Technology,图 2-13PLA逻辑阵列示意图,PLA,与阵列、或阵列都可以编程,
5、需简化逻辑函数表达式为“最简与或表达式”。乘积项线数少,但速度慢,软件算法复杂。只在ASIC中有应用。,成于大气 信达天下,Chengdu University of Information Technology,PLA,图2-14 PLA与 PROM的比较,二者大部分实际应用中可以实现相同功能,但PLA节省了2条最小项,成于大气 信达天下,Chengdu University of Information Technology,PAL,PAL结构:,图 PAL的常用表示:,与阵列可编程,或阵列固定(输出函数的乘积项有限)简化了算法,思考:利用上图构成半加器该如何处理?,成于大气 信达天下,C
6、hengdu University of Information Technology,PAL,图 一种PAL16V8的部分结构图,成于大气 信达天下,Chengdu University of Information Technology,GAL: General Array Logic Device 最多有8个或项,每个或项最多有32个与项 EPLD Erasable Programmable Logic Device,乘积项逻辑,GAL,逻辑宏单元,输入/输出口,输入口,时钟信 号输入,三态控制,可编程与阵列,固定或阵列,GAL16V8,成于大气 信达天下,Chengdu Univers
7、ity of Information Technology,GAL,图 寄存器输出结构,图 组合双向输出结构,成于大气 信达天下,Chengdu University of Information Technology,GAL,图 复合型组合输出结构,成于大气 信达天下,Chengdu University of Information Technology,GAL,图 反馈输入结构,图 输出反馈结构,成于大气 信达天下,Chengdu University of Information Technology,GAL,图 简单模式输出结构,成于大气 信达天下,Chengdu Universit
8、y of Information Technology,2.3 CPLD结构与工作原理,(1) 逻辑阵列块(LAB),图2-19- MAX7128S的结构,1.LAB 2.宏单元 3.扩展乘积项 4. PIA可编程连线阵列 5.I/O控制块,16个宏单元构成,负责信号传递,连接所有宏单元,输入/输出控制,(2) 宏单元,图2-18 MAX7000系列的单个宏单元结构,乘积项阵列,实际就是一个与阵列,每一个交叉点都是一个可编程熔丝,如果导通就是实现“与”逻辑。,“或”阵列,和“与”阵列一起完成组合逻辑,可编程D触发器,它的时钟,清零输入都可以编程选择,可以使用专用的全局清零和全局时钟,也可以使用
9、内部逻辑(乘积项阵列)产生的时钟和清零。如果不需要触发器,也可以将此触发器旁路,信号直接输给PIA或输出到I/O脚。,邻近宏单元的输出,乘积项取非后反馈,成于大气 信达天下,Chengdu University of Information Technology,乘积项结构PLD的逻辑实现原理,设AND3输出为f,f=(A+B)*C*(!D)=A*C*!D + B*C*!D (以!D表示D的“非”),图2_补 简单组合逻辑,成于大气 信达天下,Chengdu University of Information Technology,PLD将以下面的方式来实现组合逻辑f:,A,B,C,D由PLD
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