chapter3内存储器.ppt
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1、计算机组成原理 武汉科技大学 计算机科学与技术学院,第三章 内部存储器,本章内容 3.1 存储器概述 3.2 SRAM存储器 3.3 DRAM存储器 3.4 只读存储器和闪速存储器 3.5 并行存储器 3.6 Cache存储器 9.4 虚拟存储器,3.1 存储器概述,3.1.1 存储器的分类,半导体器件 磁性材料磁盘、磁带 光材料光盘,双极型 MOS型,1. 按存储介质分,2. 按存取方式分,随机存储器:如半导体存储器,顺序存储器:如磁带,半顺序存储器:如磁盘、光盘,存储位元、存储单元、存储器,目录,4. 按信息易失性分,3. 按存储内容的可变性分(半导体存储器的分类),只读存储器(ROM),
2、随机读写存储器(RAM),易失性存储器:断电后信息消失(如RAM) 非易失性存储器:断电后仍能保存信息,5. 按在系统中的作用分,MROM PROM EPROM EEPROM,SRAM DRAM,控制存储器 高速缓冲存储器 主存储器 辅助(外)存储器,闪速存储器(FLASH),NAND FLASH NOR FLASH,不可变或条件可变,条件可变,可变,内存储器 (CPU可直接访问),半导体存储器类型,3.1.2 存储器的分级,设计存储器体系结构时应考虑容量、速度和成本,高速缓冲存储器(cache)高速小容量半导体存储器 主存储器(主存)存放计算机运行期间的大量程序和数据;采用MOS半导体存储器
3、构成 外存储器(外存)大容量辅助存储器,各级存储器之间的关系,3.1.2 存储器分级结构,3.1.3 主存储器的技术指标,字存储单元、字地址;字节存储单元、字节地址 按字寻址的计算机、按字节寻址的计算机 存储容量存储器中可以容纳的存储单元总数,通常用字数或字节数表示(单位:K、M、G、T) 存取时间(存储器访问时间)发出一次读操作命令到该操作完成,将数据读出到数据总线上所经历的时间;通常取写操作时间等于读操作时间 存储周期连续启动两次读操作所需间隔的最小时间,略大于存取时间 存储器带宽:单位时间里存储器所存取的信息量,3.2 SRAM存储器,内存采用半导体存储器,按信息存储的机理不同分类 静态
4、随机读写存储器(SRAMStatic RAM) 动态随机读写存储器(DRAMDynamic RAM),目录,3.2.1 基本的静态存储元阵列,1、存储位元是一个触发器,具有两个稳定状态,644位,2、三组信号线 地址线 数据线 控制线,行线 列线,地址译码器 双译码(二级译码) x向(A0A7 ) 、y向( A8A14 ),3.2.2 基本的SRAM逻辑结构,存储体、地址译码器和读写控制逻辑,存储体(32K2561288),读写控制逻辑(CS=0时) 读操作OE=0,G2开启, G1关闭 写操作WE=0,G1开启,G2关闭,3.2.3 读/写周期波形图,读周期 读出时间tAQ 读周期tRC 写
5、周期 写时间tWD 写周期tWC 存取周期 取tRC= tWC,例1:SRAM的写入时序如图。其中R/W是读/写命令控制线,当R/W线为低电平时,存储器按给定地址把数据线上的数据写入存储器。请指出该写入时序中的错误,并画出正确的写入时序图。,3.3 DRAM存储器,3.3.1 DRAM存储元的记忆原理 由一个MOS晶体管和电容器组成的记忆电路,目录,3.3.1 DRAM存储元的记忆原理,1、MOS管作为开关使用,信息由电容器上的电荷量体现电容器充满电荷代表存储了1;电容器放电没有电荷代表存储了0,3、写0输出缓冲器和刷新缓冲器关闭;输入缓冲器打开,输入数据DIN=0送到存储元位线上;行选线为高
6、,打开MOS管,电容上的电荷通过MOS管和位线放电,5、读出1后存储位元重写1 (1的读出是破坏性的)输入缓冲器关闭,刷新缓冲器和输出缓冲器/读放打开,DOUT=1经刷新缓冲器送到位线上,再经MOS管写到电容上,与SRAM相比,增加的部件:,以1M4位的DRAM为例,3.3.2 DRAM芯片的逻辑结构,(1) 行、列地址锁存器分时传送,RAS/CAS (2) 刷新计数器及控制电路 按行刷新;刷新计数器的长度、刷新地址与读/写地址的切换,1. 读周期、写周期 从RAS下降沿开始,到下一个RAS的下降沿为止的时间(连续两个读周期的时间间隔),通常取读周期=写周期,3.3.3 读/写周期、刷新周期,
7、2. 刷新周期 刷新周期:典型值2ms、8ms16ms;某些器件可大于100ms 刷新操作以行为单位进行 刷新方式 集中式刷新 分散式刷新 异步式刷新,3.3.3 读/写周期、刷新周期,例:设某个存储器结构为10241024的存储矩阵 读/写周期为TC=0.5s,刷新周期为8ms,集中刷新方式,集中式刷新:将一个刷新周期分为两部分前一段时间进行正常读/写;后一段时间作为集中刷新时间,优点:对存储器的平均读/写时间影响不大,适用于高速存储器 缺点:在集中刷新时间内不能进行存取访问死时间,8ms分成16000个TC(=0.5s),只需1024个TC进行刷新,分散刷新方式,分散式刷新:将一个存储系统
8、周期tS分为两半前半段用于读/写,后半段为刷新时间,优点:不存在死时间 缺点:刷新过于频繁,影响系统速度;如存储器读/写周期为0.5s,则存储系统的周期至少应为1s整个系统速度降低,设TC=0.5s,系统周期TS=1s,则只需1024s即可刷新一遍,在8ms内可进行多次刷新,异步刷新方式,异步式刷新:前两种方式结合,先用刷新的行数对刷新周期进行分割,再将分割好的时间分为两部分前段时间用于读/写,后一小段时间用于刷新,将8ms分割成1024个时间段,每段时间为8ms/1024=7.8125s(取7.8s),每隔7.8s刷新一行,8ms内完成对所有1024行的一次刷新,3.3.4 存储器容量的扩充
9、,1、字长位数扩展 地址线和控制线公用;数据线分开连接 所需芯片数d=设计要求的存储器容量/选择芯片存储容量 2、字存储容量扩展 地址线和数据线公用,控制线中R/W公用,使能端EN不能公用,由地址总线的高位段译码决定片选信号 所需芯片数(d=设计要求的存储器容量/选择芯片存储容量),主存与CPU的连接原理,用8K1的存储器芯片组成8K8位(位扩展),用16K8的存储器芯片组成64K8位(字扩展),用16K4的存储器芯片组成64K8 (字位同时扩展),3、存储器模块条(内存条) 类型SD、DDR、DDR2、DDR3 封装有30脚、72脚、100脚、144脚、168脚、184脚、240脚(DDR2
10、、DDR3) 30脚8位数据线,容量256KB32MB 72脚32位数据总线 100脚以上既用于32位又用于64位数据总线,容量4MB512MB DDR3单条容量可达32GB,3.3.4 存储器容量的扩充,转3.3.6,1. FPM-DRAM(快速页模式DRAM)程序的局部性原理 页同一行地址的所有列地址单元集合 读写周期中,首先由RAS确定行地址,然后在同一页中不再改变行地址(RAS保持有效),直接由CAS选定不同的列地址,3.3.5* 高级的DRAM结构,快速页模式读操作时序图,2. CDRAM(带高速缓冲存储器cache的动态存储器) 在DRAM芯片内集成一个小容量的SRAM,3.3.5
11、* 高级的DRAM结构,SRAM是DRAM某一行的副本,可完成猝发式读取 读出过程分析,1M4,其中SRAM 5124,3. SDRAM(同步型动态存储器) SDRAM的操作要求与系统时钟同步,在系统时钟的控制下从CPU获得地址、数据和控制信息,即:它与CPU的数据交换同步于外部的系统时钟信号,并且以CPU/存储器总线的最高速度运行,不需要插入等待状态 SDRAM基于双存储体系(甚至是多体系)结构内含两个交错的存储阵列,允许两个内存页面同时打开,3.3.5* 高级的DRAM结构,例 CDRAM内存条组成实例 用8片1M4位的CDRAM构成1M32位(4MB)的存储模块,8个芯片共用行选通、刷新
12、和行地址A0A10 猝发式存取过程,增加附加位(同数据位一起写入DRAM中保存),3.3.6 DRAM主存读/写的正确性校验,最简单的校验奇偶校验;最简单的纠错码汉明码,3.4 只读存储器和闪速存储器,3.4.1 只读存储器ROM 掩模ROM:存储内容固定的ROM,由生产厂家提供 可编程ROM:用户写入内容,有的可多次写入 一次性编程的PROM 多次编程的EPROM和E2PROM,目录,1. 掩膜ROM,3.4.1 只读存储器ROM,存储元构成:二极管、双极型晶体管、MOS管,工作原理: 若管子的基极与选择线相连,该管导通,反向后输出为“1”;若基极与选择线不连通,则输出为“0”,优点:可靠性
13、和集成度高,价格便宜 缺点:不能重写,168位ROM阵列结构示意图,行选线与栅极相连,行选线与栅极不相连,掩模ROM逻辑符号及内部逻辑框图,2. PROM(用户可编程一次),熔断丝结构PROM 多发射极管 基极连选择线,编程写入时使某些熔断丝烧断,3.4.1 只读存储器ROM,读出时 熔断丝连通,输出为“1” 熔断丝烧断为“0”,以浮栅雪崩注入型MOS管为存储元的EPROM,3、光擦除可编程EPROM(Erasible Programmable ROM),3.4.1 只读存储器ROM,G1浮置栅,无引出线;G2控制栅,有引出线 若漏极D端加约几十伏的脉冲电压,则沟道中的电场足够强,会造成雪崩,
14、产生很多高能量电子;此时,若G2栅上加正电压,则沟道中的电子穿过氧化层注入到G1栅,使G1栅积累负电荷 G1栅周围都是绝缘的二氧化硅层,泄漏电流极小,所以一旦电子注入到G1栅后,能长期保存,3. EPROM,3. EPROM,0和1的存储当G1栅有电子积累时,MOS管的开启电压变得很高,即使G2栅为高电平,该管仍不能导通,相当于存储了“0”;当G1栅没有电子积累时,MOS管的开启电压较低,当G2栅为高电平时,该管可以导通,相当于存储了“1” 出厂时信息为全“1”,擦除用光子能量较高的紫外光照射G1,使电子获得足够能量,穿过氧化层回到衬底中,即抹去了存储的信息,又存了全“1” 用40W紫外灯,相
15、距2cm,照射几分钟即可,石英窗口,读出读出电路采用二维译码方式:x地址译码器的输出xi与G2栅极相连,以决定T2管是否选中;y地址译码器的输出yi与T1管栅极相连,控制数据是否读出;当片选信号CS为高电平时,方能读出数据 写“0”xi和yi选择线为高电位,P端加20多伏的正脉冲,脉冲宽度为0.11ms,3. EPROM,EPROM实例2716为例 容量:2K 8位,地址线11根:7条X译码、4条Y译码 数据线8根D7D0 ;带输出缓冲器,2716工 作 模 式,4. 电擦除可编程E2PROM(Electrical EPROM),E2PROM存储元 具有两个栅极;G1是浮栅,无引出线;G2是抹
16、去栅,有引出线 G1栅和漏极D间有一小面积、极薄的氧化层,可产生隧道效应 存储“1” G2栅加20V正脉冲P1,通过隧道效应,电子由衬底注入到G1,相当于存储了“1” 出厂时,内容为全“1”,4. EEPROM,写“0” 漏极D加20V正脉冲P2,G2栅接地, G1上电子通过隧道返回衬底,相当于写“0” 读出 G2栅加3V电压,若G1栅有电子积累,T2不能导通,相当于存“1”;若G1栅无电子积累,T2导通,相当于存“0”,允许改写上千次 改写(先抹后写)大约需20ms 数据可存储20年以上,高密度非易失性的读/写存储器 既有RAM的优点,又有ROM的优点,3.4.2 闪速存储器(FLASH存储
17、器),由单个MOS晶体管组成,漏极D、源极S、控制栅和浮空栅,“0” :当控制栅加足够的正电压,浮空栅将储存许多电子而带负电定义为存储元处于0状态 “1” :控制栅不加正电压时,浮空栅只有少许电子或不带电荷定义为存储元处于1状态,3.4.2 闪速存储器,所有存储元的原始状态为“1” 编程(写)操作:使某些存储元改写成“0”控制栅C上加正电压;保持“1” 的存储元,控制栅不加正电压 一旦存储元被编程,存储的数据可保持100年之久,3.4.2 闪速存储器,读取操作:控制栅加正电压,浮空栅上的负电荷量将决定MOS管是否导通;若存储元原存1,晶体管导通,读出电路检测到有电流 ;若原存0,晶体管不导通,
18、无电流 擦除操作:源极S加上正电压,吸收浮空栅中的电子,使所有存储元中浮空栅上的负电荷全部洩放出去,3.4.2 闪速存储器,FLASH存储器的阵列结构 读操作若存储元原存1,则晶体管导通,有电流经负载产生一个电压降,与参照电压比较,输出标志为逻辑1的电平;若存储元原存0,晶体管不导通,位线上没有电流,比较器输出端产生标志为逻辑0的电平,3.4.2 闪速存储器,Flash Memory AT29C040A,存储结构:512K8 19个地址引脚A18A0 8个数据引脚I/O7I/O0 3个控制引脚 片选CS 输出允许OE 写允许WE 扇区(256字节)擦写,MROM,PROM,EPROM,EEPR
19、OM,FLASH ROM,线路最简单,掩模工艺一次性制造,永久保存(除非坏掉),一般用于大批量生产中;成本低,但风险比较大,掩模ROMMask Read-Only Memory,PROMProgrammable Read-Only Memory,只允许写一次,也称为“一次可编程只读存储器” ,出厂时内容全为1(有些出厂时全为0) ,用户可将其中某些单元写入0 典型产品是“双极型熔丝结构”,改写时给某些单元通足够大电流并维持一定时间,使熔丝熔断,达到改写某些位的效果 另一类经典产品是“肖特基二极管结构” ,出厂时二极管处于反向截止状态,编程时用大电流将反相电压加在“肖特基二极管”,使其永久性击穿
20、,写入专用编程器、编程电压(VPP=1224V,与型号有关) 擦除紫外线照射一定时间,专用擦除器,EPROMErasable Programmable Read-Only Memory ,“可擦除可编程只读存储器”,EEPROMElectrically Erasable Programmable Read-Only Memory, “电可擦除可编程只读存储器”,擦除、写入直接用电信号擦除,电信号写入;不需要借助其它设备,以Byte为最小修改单位,不必先全部洗掉 缺点其工艺复杂, 耗费门电路过多,重编程时间较长,有效重编程次数较低,也是非易失性内存 FLASH ROM属于真正的单电压芯片,读和写
21、都是在单电压下进行,不需跳线,只利用专用程序即可方便修改 FLASH ROM的存储容量普遍大于EEPROM,价格也比较合适,近年来已逐渐取代了EEPROM,Flash Memory“闪存”,3.5 并行存储器,解决CPU和主存储器间速度不匹配的问题 主存采用更高速技术缩短读出时间 采用并行技术的存储器 采用空间并行技术双端口存储器 采用时间并行技术多体交叉存储器,目录,3.5.1 双端口存储器 1、双端口存储器的逻辑结构 同一个存储器具有两组相互独立的读写控制电路,并行 如IDT71332K16的SRAM 2、无冲突(两个端口的地址不同)读写控制 任一端口被选中驱动即可对整个存储器存取,每个端
22、口有自己的片选控制(CE)和输出驱动控制(OE) 3、有冲突(两个端口同时存取同一存储单元)读写控制 片上的判断逻辑决定哪个端口优先进行读写,而对另一个被延迟的端口置BUSY标志(变为低电平),暂时关闭,3.5 并行存储器,双端口存储器IDT7133逻辑框图,返回,无冲突读写控制,返回,3.5.1 双端口存储器,4、有冲突读写控制判断方法 (1) 地址匹配且在CE前有效,控制逻辑在CEL和CER间进行判断来选择端口(CE判断) (2)CE在地址匹配前变低,控制逻辑在左、右地址间进行判断来选择端口(地址有效判断) 无论哪种方式,延迟端口的BUSY标志都将置位而关闭此端口;当允许存取的端口完成操作
23、时,延迟端口BUSY标志才进行复位而打开此端口,左、右端口读写操作的功能判断,双端口存储器读写时序,3.5.2 多模块交叉存储器,1.存储器的模块化组织 若干个模块组成的主存储器,地址在各模块中的安排方式: 一种是顺序方式,一种是交叉方式,(1) 顺序方式 例M0M3共四个模块,每个模块8个字 M0:07 M1:815 M2:1623 M3:2431 5位地址的组织: X X X X X 高位选模块,低位选块内地址 特点:某个模块存取时,其他模块不工作 优点:某一模块出现故障时,其他模块可照常工作;通过增添模块来扩充存储器容量比较方便 缺点:各模块串行工作,存储器带宽受限,3.5.2 多模块交
24、叉存储器,(2)交叉方式 例M0M3共四个模块,则每个模块8个字 M0:0,4.除以4余数为0 M1:1,5.除以4余数为1 M2:2,6.除以4余数为2 M3:3,7.除以4余数为3 5位地址的组织: X X X X X 高位选块内地址,低位选模块 特点:连续地址分布在相邻的不同模块内,同一个模块内的地址不连续 优点:对连续字的成块传送可实现多模块流水式并行存取,大大提高存储器的带宽,对成批数据读写有利 缺点:某一模块出现故障则整个存储器不能正常工作,3.5.2 多模块交叉存储器,2、多模块交叉存储器的基本结构(以4模块为例),3.5.2 多模块交叉存储器,对每个存储模块:从CPU发出访存命
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