《EDA竞赛培训提纲许军.ppt》由会员分享,可在线阅读,更多相关《EDA竞赛培训提纲许军.ppt(58页珍藏版)》请在三一文库上搜索。
1、EDA竞赛培训提纲 新器件与工艺部分,第一部分:集成电路制造工艺流程 第二部分:新型器件结构与制造技术 第三部分:新材料、新结构和新原理在 小尺寸器件中的应用简介,第一部分:集成电路制造工艺流程,1. 典型的双极型集成电路工艺流程简介; 2. CMOS集成电路工艺流程简介; 3. 双极型与CMOS相兼容的集成电路工艺流程(BiCMOS)简介; 4. 集成电路版图设计中需要引起注意的若干问题,双极型集成电路工艺流程简介,两种常用的器件隔离方式: PN结隔离与介质隔离,典型的双极型集成电路工艺流程简介,CMOS集成电路工艺流程简介 三种常见的CMOS结构,CMOS集成电路工艺流程简介,E/D-NM
2、OS工艺流程示意图,双极型与CMOS相兼容的集成电路工艺流程(BiCMOS)简介 Si-BiCMOS,SiGe-BiCMOS,集成电路版图设计中需要引起注意的若干问题 (抑制Latch-up效应问题、输入/输出的ESD防护问题、天线效应问题等),第二部分:新型器件结构与制造技术,超高速与微波应用领域中的GaAs器件结构与工艺技术; 2. 超高速与抗辐射应用领域中的SOI器件结构与工艺技术; 3. 适用于超深亚微米CMOS集成电路的FinFET器件结构与工艺技术; 4. 适用于极低功耗CMOS集成电路的动态阈值(DTMOS)器件结构与工艺技术,超高速与微波应用领域中的GaAs器件结构与工艺技术,
3、四种常用的超高速GaAs电路结构,缓冲场效应晶体管逻辑(Buffered FET Logic),图中所示为一个具有两个输入端的或非门电路,VDD为正电源,VSS为负电源。,肖特基二极管场效应晶体管逻辑(Schottky Diode FET Logic),其中第一级采用二极管实现逻辑“或”和电平移动的功能,第二级实现反相功能。,直接耦合场效应晶体管逻辑(Direct-Coupled FET Logic),图中所示为一个具有两个输入端的或非门电路。,源极耦合场效应晶体管逻辑(SourceCoupled FET Logic),超高速与抗辐射应用领域中的SOI器件结构与工艺技术,厚膜SOI器件与薄膜S
4、OI器件:(部分耗尽SOI器件与全耗尽SOI器件),适用于超深亚微米CMOS集成电路的FinFET器件结构与工艺技术; 适用于极低功耗CMOS集成电路的动态阈值(DTMOS)器件结构与工艺技术,第三部分:新材料、新结构和新原理在小尺寸器件中的应用简介,高迁移率应变硅材料在MOS器件中的应用; 2. 高K栅介质材料在MOS器件中的应用; 3. 金属栅材料在MOS器件中的应用; 4. EEPROM及Flash器件结构; 5. Neuron-MOS器件原理简介; 6. SiGe/Si-HBT异质结微波器件,EEPROM(E2PROM,电可擦可编程只读存储器,Electrically Erasable
5、 Programmable Read Only Memory) (1)器件基本结构:采用双层多晶硅栅结构,其中下层多晶硅为浮栅,而上层多晶硅则为控制栅,通过电容耦合作用,将控制栅的外加电压耦合到浮栅上。,(2)工作原理分析: 编程机制:如图所示,当在控制栅和漏端同时加高电压,而源极接地,则源区的电子将在沟道区横向电场的作用下向漏区加速运动,并获得较大的动能,从而成为热电子,其中部分热电子(幸运电子)将在栅极纵向电场的作用下越过硅二氧化硅势垒到达浮栅,形成热电子注入电流。电子注入到浮栅之后,正常情况下无法流出,因此就停留在浮栅上,这样就使得器件的开启电压提高,相当于写入信息“1”; 擦除机制:当
6、把控制栅接地,而在漏端加高电压时,则可以使浮栅上的电子通过隧道穿透效应释放到漏区,从而使器件的开启电压恢复到原来较低的数值,相当于把存储单元中的内容擦除为“0”; 这种结构通常需要在器件的漏端制作出专门的隧道氧化层,工艺上比较复杂。,-MOS(Neuron-MOS)简介 (1)器件基本结构:,-MOS的基本结构如图所示,这是一个N沟道的MOS晶体管,栅极在电学意义上处于浮空状态,称为“浮栅”。n个输入栅与浮栅通过电容耦合。各个电压和电容的定义亦如图中所示,图中同时给出了该器件的电路符号表征。,图中,F是浮栅电势,V1、V2、Vn是输入信号电压,C1、C2、Cn是各个输入栅与浮栅之间的电容,C0
7、是浮栅和衬底之间的电容,Q0、Q1、Q2、Qn是在各个电容上储存的电量。 (2)工作原理分析:设QF等于浮栅上的净电荷量,那么 假设浮栅在工作中没有电荷注入,那么QF等于浮栅上的初始电荷量,在大多数情况下,为了简单,我们假设初始电荷为0。这样的假设并不妨碍后面的普遍性分析。衬底和源接地,即VsV00,所有的信号电压都相对于地,那么上式进一步简化为,上式中, 从上式中可以看出F是所有输入信号电压的加权求和,各个信号的权重由各自的耦合电容决定。求和过程是一种电压工作模式,除了充放电电流之外没有其它电流,因此功耗很低,这个特点在实现高密度集成时非常关键。 这里我们引入一个参数(浮栅增益因子),它的定
8、义是 VDD表示当所有的输入栅为VDD时,浮栅得到的最大电压。,(3)-MOS的基本应用 可变阈值电压晶体管: 设VTH*是从-MOS晶体管浮栅上看到的阈值电压,当F VTH*时,该-MOS晶体管开启,即: 将上式改写成左边为V1的式子:,如果我们把具有n个输入栅的-MOS晶体管看成是只有一个输入栅的MOSFET,例如其中第一个栅是真正的外部输入栅,而其他栅则用于控制该MOSFET的阈值电压,那么从第一个栅看到的该MOSFET的阈值电压是 很明显,VTH(1)是控制信号电压V2、V3、Vn的函数。,单管D/A转换器 由一个具有n个输入栅的n沟道-MOS晶体管和一个电阻R组成的源极跟随器如右图所
9、示,如果电阻R远大于-MOS晶体管导通时的电阻,那么,如果阈值电压V*TH=0,那么VOUT=F。这个电路的一个最大的用途是实现单管D/A转换器。将-MOS的耦合电容设计成Ci2i1(i1, 2, 3, n)。则输出电压为 其中是浮栅增益因子,X1、X2、Xn是二值数字信号,ViXiVDD,Xi0或1。输出电压与一个由n位二值数字信号的输入表示的模拟电压成比例。这样,一个D/A转换器就可以非常简单地构造出来。 另外,利用-MOS结构还可以很方便地实现线性电阻、-MOS神经元电路结构、柔性逻辑电路等新型电路结构。,复习思考题,1.图示为一个硅E/D型NMOS电路的版图,试画出其对应的电路图,并分析其实现的逻辑功能。,复习思考题,2.图示为一个CMOS电路的照片,其中左边包含铝线层,右边则已将铝线层去除,试画出其对应的电路图,并分析其实现的逻辑功能(提示:左图中最上边的铝线是电源线VDD,最下边的铝线是地线GND)。,复习思考题,3. 在体硅CMOS数字电路中,如果采用DTMOS器件结构,须注意哪些问题?,
链接地址:https://www.31doc.com/p-2976546.html