第6章主存储器1.ppt
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1、第 6 章 存 储 器,计算机系统对存储器的要求:容量要大、存取速度要快,成本低。 计算机系统都是采用多级存储体系结构: 寄存器 速度变慢 高速缓存(CACHE) 成本变低 主存储器(内存储器) 容量增大 辅助(外)存储器 与CPU数据交换减少 网络存储器 如图6-1所示。,6.1 半导体存储器的分类,半导体存储器从使用功能上划分: 读写存储器RAM(Random Access Memory) (随机存取存储器) 只读存储器ROM(Read Only Memory) RAM:可读可写;主要用来存放各种现场的输入输出数据、中间计算结果、与外存交换的信息以及作为堆栈使用;掉电后信息会丢失。 ROM
2、:正常工作时是读出方式;主要用来存放各种管理、监控程序、操作系统基本输入输出程序(BIOS);掉电后信息不会丢失。,半导体存储器的分类,E2PROM,FLASH ROM,6.1.1 RAM的种类,RAM分为双极型(Bipolar)和MOS RAM两大类。 各种RAM特点: 共同点:信息易失性。 双极型RAM:由TTL晶体管逻辑电路组成;存取速度快(10ns以下);集成度低;功耗大;用于高速微机中。 静态RAM(SRAM):以触发器为基本存储电路;速度较快; 集成度较低;功耗大;用于CACHE(高速缓存)。 动态RAM(DRAM):利用电容存储信息;速度低;集成度高;功耗低;需要定时刷新;价格低
3、;用于大容量内存,6.1.2 ROM的种类 (信息非易失性),1.掩模ROM: 早期的ROM由半导体厂商按照某种固定线路制造的,制造好以后就只能读不能改变。这种ROM适用于批量生产的产品中,成本较低,但不适用于研究工作。 2.可编程序的只读存储器PROM(Programmable ROM) 可由用户对它进行编程,用户只能写一次,已不常用。 3.可擦去的可编程只读存储器EPROM(Erasable PROM) 可用紫外线擦除内容;可以多次改写;但需要专用的擦除、写入设备;写入信息很慢(写一个字节50MS);,4.电可擦除EPROM(E2PROM): 类似EPROM;擦除、写入可在线进行。 5.
4、FLASH ROM: 电子盘、数码相机等使用。,6.2 读写存储器(MOS型RAM),6.2.1 基本存储电路 基本存储电路是组成存储器的基础和核心,它用来存储一位二进制信息: “0”或“1”。 在MOS存储器中,基本存储电路分为: 静态存储电路:六管静态存储电路 动态存储电路:单管存储电路(电容存储信息),1. 六管静态存储电路 静态存储电路是由两个增强型的NMOS反相器交叉耦合而成的触发器。 如图6-3(a)所示。,双稳态触发器,六管静态存储电路,(1)双稳态触发器: T1、T2为控制管 T3、T4为负载管 这个电路具有两个不同的稳定状态: 若T1截止,A=“1”(高电平),它使T2开启,
5、B=“0”(低电平)而B=“0”又保证了T1截止,状态稳定。 T1开启,T2截止的状态也是互相保证而稳定的。 因此,可以用这两种不同状态分别表示“1”或“0”。,(2)六管静态存储电路: 当X的译码输出线为高电平时:T5、T6管导通,A、B端就与位线D0和D0#相连;当这个电路被选中时,相应的Y译码输出也是高电平,故T7、T8管(它们是一列公用的)也是导通的,于是D0和D0#(这是存储器内部的位线)就与输入输出电路I/O及I/O#(这是指存储器外部的数据线)相通。 写入信息:I/O经T7、T5写入A端。 I/O#经T8、T6写入B端。 读出信息:T5开启,T7开启,A端信息经D0、T7送到I/
6、O线。 T6开启,T8开启,B端信息经D0#、T8送到I/O#线。 不读不写(存储电路没被选中):T5、T6、T7、T8截止,双稳态触发器工作,保存信息。,判断存储信息是“1”/“0”的方法: 静态存储电路读出时可以把I/O与I/O#线接到一个差动放大器,由其电流方向即可判定存储单元的信息是“1”还是“0”;也可以只有一个输出端接到外部,以其有无电流通过而判定所存储的信息。 这种存储电路,它的读出是非破坏性的,即信息在读出后仍保留在存储电路内。 特点:只要有电源,信息不会丢失,不用刷新 由于总有一个管子开启,能耗大 速度快、集成度低、成本高。 8个这样的存储电路并行工作组成一个字节的信息; 六
7、管静态存储电路是组成SRAM的基础。,2. 单管存储电路 单管存储电路是由一个管子T1和一个电容C构成。 写入时:字选择线为“1”,T1管导通,写入信号由位线(数据线)存入电容C中。 读出时:字选择线为“1”, 存储在电容C上的电荷, 通过T1输出到数据线上, 通过读出放大器即可得 到存储信息。信息读出 后,信息会被破坏,需要 恢复。,单管动态存储电路的特点: 存储电路简单、集成度高。 读出后存储电路的信息受到破坏,需要恢复。 需要定时刷新。 8个单管动态存储电路并行工作,组成一个字节。 单管动态存储电路是组成DRAM的基础。,6.2.2 RAM的结构,一个基本存储电路表示一个二进制位。 8个
8、基本的存储电路并行处理表示一个字节。 这些存储电路有规则地组合起来,就是存储体。 存储器的构成:存储体:由许多基本存储电路组成 外围电路:译码器、I/O电路、 片选控制端、三态缓 冲器,1. 存储体 存储器芯片容量:字数字长(1024*1位、1024*4位) 存储器的组织:在较大容量的存储器中,往往把各个字的同 一位组织在一个片中。 例如图6-5中的10241位,它是1024个字的同一位; 40961位,则是4096个字的同一位。 由这样的8个芯片则可组成 10248位或40968位存储体。 存储体中各个存储电路的排列形式:矩阵形式 如 3232=1024,或6464=4096。,由X选择线(
9、行线)和Y选择线(列线)共同选择所需要的存储单元(某一位/几位)。 存储体矩阵结构优点:节省译码和驱动电路。 10241位存储芯片: 若不采用矩阵的办法,则译码输出线就需要有1024条; 在采用X、Y译码驱动时,则只需要32+32=64条。,2. 外围电路 地址译码器、I/O电路、片选控制端、三台缓冲器 (1) 地址译码器 存储单元是按地址来选择的。 如内存为64KB,则地址信息为16位(216=64K)。 CPU要选择某一单元: 在地址总线上输出此单元的地址信号给存储器, 存储器对地址信号译码,选择需要访问的单元。,(2) I/O电路 它处于数据总线和被选用的单元之间,用来控制被选中单元的读
10、出或写入,并具有放大信息的作用。 (3) 片选控制端CS#(Chip Select) 一个存储体总是要由一定数量的芯片组成。 在地址选择时:首先要选片,用地址译码器输出和一些控制信号(如IO/M#)形成选片信号; 只有当CS#有效选中某一片时,此片所连的地址线才有效,才能对这一片上的存储单元进行读或写的操作。,(4) 集电极开路或三态输出缓冲器 为了扩展存储器的字数,常需将几片RAM的数据线并联使用;或与双向的数据总线相接。这就需要用到集电极开路或三态输出缓冲器。 在动态MOS RAM中,还有预充、刷新等方面的控制电路,3. 地址译码的方式 地址译码有两种方式: 单译码方式或称字结构,适用于小
11、容量存储器中; 双译码方式:或称复合译码结构。,(1) 单译码方式 在单译码结构中,字线选择某个字的所有位。 图6-6是一种单译码结构的存储器。 容量:16字4位的存储器,共有64个基本电路(六管静态存储电路)。 排列方式:16行4列,每一行对应一个字,每一列对应其中的一位(4位并行操作)。 地址线:4根(24=16) 数据线:4根(4位)。每一列(16个电路)的数据线是公共的。 字线:每一行(四个基本电路)的选择线是公共的;,16字4位存储器的单译码结构,(2) 双译码方式 采用双译码方式,可以减少选择线的数目。在双译码结构中,地址译码器分成两个。 若每一个有n/2个输入端,它可以有2n/2
12、个输出状态,两个地址译码器就共有2n/2 2n/2 =2n个输出状态。而译码输出线却只有2n/2 + 2n/2 =2 2n/2 根。 若n=10,双译码的输出状态为210=1024个,而译码线却只要225=64根。但在单译码结构中却需要1024根选择线。,采用双译码结构的10241的电路,单译码结构特点: n个地址对应2n根字线。 每行的选择线是公共的。 信息的读出和写入受读/写选通控制。 复合译码结构特点: n根地址线分成两部分,一部分作行译码,另一部分作列译码,生成的译码选择线少。 每行的选择线是公共的。 行选择线和列选择线同时有效的存储单元才能进行读写。,4、INTEL2114芯片,18
13、个引脚:10根地址线,4根数据线,WE#、CS#、Vcc、GND 容量:1024*4位:有1024个字,字长4位(4位并行操作)。 基本存储电路:六管静态存储电路1024*4=4096个。 存储体排列方式:64*64矩阵。 地址线:10根,210=1024,A0A9。 译码方式:双译码结构 A3A8:行译码,产生64根字线 A0A2、A9:列译码,产生16根列线 数据线:4根,双向 片选信号:CS#,写允许:WE#,低电平写入,高电平读出 (CS#有效,WE#才起作用) 读数据:地址信号送入地址译码器,某一行线、列线同时有效,CS#有效,WE#为高电平,则被选中的4位数据通过内部数据线、三态缓
14、冲器读出,送到外部数据总线。 写数据:地址信号送入地址译码器,某一行线、列线同时有效,CS#有效,WE#为低电平,数据总线上的4位数据通过三态缓冲器、I/O电路写入被选中的存储电路。,6.2.3 RAM与CPU的连接,CPU对存储器进行读写操作:(存储器读、写周期时序) 首先要由地址总线给出地址信号; 然后要发出相应的是读还是写的控制信号; 最后才能在数据总线上进行信息交流(数据传递)。 所以,RAM与CPU的连接,主要有以下三个部分: (1) 地址线的连接; (2) 数据线的连接; (3) 控制线的连接。,在连接中要考虑的问题有以下几个方面: (1) CPU总线的负载能力 CPU在设计时,一
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