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1、计算机组成原理,http:/ 1. 布置控制器教学实验 2. 布置内存扩展教学实验 布置串行接口入出教学实验 3. 布置第四、五章作业 4. 第四、五章教学内容辅导,http:/ (1) 教学实验计算机介绍 有 8位 或 16位两种字长, 可以选组合逻辑的控制器、 或是微程序的控制器方案。 有监控程序、交叉汇编程序、 和 PC仿真终端 等软件支持。,http:/ 实验时以 8位字长,组合逻辑 控制器方案来进行,把第三章作 业第18题的(1)、(2)、(3)、(5) 的设计在教学计算机上实现出来 并调试正确,用在你的程序中。,http:/ 学懂已有指令的格式和执行步骤 参照已有设计,完成你的设计
2、: 指令格式、功能、执行步骤 所用节拍与各控制信号 写出逻辑表达式、写到GAL20V8中 进行调试,并用在你设计的程序中,http:/ (1) 教学实验计算机介绍 整机为 8位字长, 组合逻辑控制器方案, 内存储器为 8位字长, 使用 16位的地址, 按字节访问。,http:/ 教学计算机已有 8KB 的ROM、 2KB 的RAM内存空间,在此基础上 再扩展出 2KB 的 RAM存储空间, 用 LS6116(20488)静态存储 器芯片进行内存容量扩展。,http:/ 学懂教学计算机内存储器设计, 把新的一片 LS6116芯片插到板上。 主要工作是接好该芯片的地址线, 数据线,片选和读写控制信
3、号等。 对硬件进行调试,并在程序中使用 这片存储区,检查读写的正确性。,http:/ (1) 教学实验计算机介绍 教学计算机上有串行接口, 8位并行与主机交换信息, 串行地和PC仿真终端通信, 用IN、OUT指令完成入出, 采用状态查询方式工作。,http:/ 在教学计算机已有监控程序, 串行口能正常运行,串行口的 端口地址:00(数据),01(状态), 参照教材上已有的I/O程序例子, 设计用串口完成I/O操作的程序,http:/ 学懂教材中使用串行接口的程序, 学习查询串行口运行状态的方法, 用状态查询方式使用IN、OUT指令。 写出几个小的完成输入/输出操作 功能的程序,具体内容自己确定
4、。,http:/ 第四章习题中的 第1题, 第 2题,第 3题, 第6题, 第12题,第13题, 第27题,第31题。 (8个作业题均必做),http:/ 第五章习题中的 第2题, 第 4题,第 9题, 第14题,第15题,第19题 第27题,第29题。 (8个作业题均必做),http:/ 第四、五章内容辅导 第四、五两章的教学内容 各占全部教学内容的 20% , 涉及概念性的知识比较多, 原理性的内容一般理解即可; 实用性的知识较多,有些 线路或设备组成实例,勿背。,输入设备,输出设备,入出接口和总线,外存设备,主存储器,高速缓存,控 制 器,运 算 器,第三单元,第四单元,第二单元,第一单
5、元,计算机硬件系统,第四章内容概要 存储器,三级连,局部、一致且包含 提速 主体 扩容量,缓存 主存 虚存盘 字位扩展、体交叉,完全 直接 组相联 段表、页表和快表,盘 带 阵列容错连,第四章 多级结构的存储器系统,一. 层次存储器系统概述 二. 主存储器部件 三. 高速缓存CACHE 四. 虚拟存储器部件 五. 外存储器设备 阵列技术与容错,一. 层次存储器系统概述 1. 概念与追求的目标 2. 程序运行的局部性特性 3. 各层存储器所用介质其特性 4.一致性、包含性,层次存储器系统概述,用途:存储器系统是计算机中 用于存储程序和数据的部件。 对其要求是: 尽可能快的读写速度 尽可能大的存储
6、容量 尽可能低的成本费用,怎样才能同时实现这些要求呢? 用多级结构的存储器系统 把要用的程序和数据, 按其使用的急迫和频繁程度, 分块调入存储容量不同、 运行速度不同的存储器中, 并由硬软件来统一管理与调度。,程序运行时的局部性原理 在一小段时间内,最近被访问过 的程序和数据很可能再次被访问 在空间上,这些被访问的程序和 数据往往集中在一小片存储区 在访问顺序上,指令顺序执行比 转移执行的可能性大 (大约 5:1 ),解决方案,选用生产与运行成本不同的、 存储容量不同的、 读写速度不同的 多种存储介质,组成一个 统一管理的存储器系统。,解决方案,使每种介质都处于不同的地位, 起到不同的作用,充
7、分发挥各 自在速度 容量成本方面的优 势,从而达到最优性能价格比, 以满足使用要求。,1993年大型计算机的存储器系统,存取速度 存储容量 存储成本 (美分/KB) CPU 10ns 512B 1800 缓存 2040ns 128KB 72 主存 60100ns 512MB 5.6 虚存 1020ms 60228GB 0.23 后援 220M 512GB2TB 0.01,使CPU大部分时间访问高速缓 存,速度最快;仅在从缓存中 读不到数据时,才去读主存,速 度略慢但容量更大;当从主存 中还读不到数据时,才去批量读 虚存,速度很慢容量极大,就解 决了对速度、容量、成本的需求。,层次之间应满足的原
8、则,一致性原则: 处在不同层次存储器中的 同一个信息应保持相同的值, 是保证正确地使用数据的 最基本的要求之一,必须满足,包含性原则: 存储在内层(靠近CPU)的信息 一定被包含在其外层的存储介 质中,反之则不成立。即内层存储器中的全部信息,都是其相邻外层存储器中一小部分信息的复制品 。,二. 主存储器的组成与设计,WRITE,READ,CPU,Main Memory,AB k 位(给出地址),DB n 位(传送数据),READY,静态和动态存储器芯片特性,SRAM DRAM 存储信息 触发器 电容 破坏性读出 非 是 需要刷新 不要 需要 送行列地址 同时送 分两次送,静态和动态存储器芯片特
9、性,SRAM DRAM 运行速度 快 慢 集成度 低 高 发热量 大 小 存储成本 高 低,主存储器的读写过程,数据寄存器 读过程: 给出地址 主存储体 给出片选与读命令 保存读出内容 写过程: 给出地址 给出片选与数据 地址寄存器 给出写命令,/WE,/CS0,/CS1,静态存储器字、位扩展,地址总线低11 位 实现片内选单元,高位地址译码 给出片选信号,/CS0,/CS1,高八位数据,低八位数据,/WE,2K * 8 bit,2K * 8 bit,2K * 8 bit,2K * 8 bit,译码器,静态存储器字、位扩展,TEC-2 机的存储器的容量为 4096个字,为 16 位字长, 用
10、2048 * 8 的存储器芯片 实现。为此, 必须用两个芯 实现 由 2048 扩展容量到 4096 个存储单元(字扩展),静态存储器字、位扩展,再用两个芯片实现由8位扩展 长度到 16 位字长(位扩展) 要用 4 片芯片实现该存储器 系统。,静态存储器字、位扩展,为访问 2048 个存储单元, 要用 11 位地址,把地址总 线的低 11 位地址送到每 个存储器芯片的地址引脚; 对地址总线的高位进行译码, 译码信号送到各存储器芯片 的/CS 引脚,,静态存储器字、位扩展,用于选择存储器芯片,使不同 芯片分时运行。 还要向存储器芯片提供读写控 制信号 /WE,以区分读写,/WE 为高电平是读操作
11、,为低是写操 作。,主存储器的多体结构,为了提高计算机系统的工作 效率, 需要提高主存储器的读写速度。 为此可以实现多个能够独立地执行读写的主存储器体,以便提高多个 存储体之间并行读写的能力。,主存储器的多体结构,多体结构同时适用于静态和 动态的存储器。考虑到程序运 行的局部性原理,多个存储体 应按低位地址交叉编址的方式 加以组织。类似的也可按一体 多字的方式设计主存储器部件。,地址寄存器,主存储器存储体,W W W W,数据总线,一体多字结构,选择,地址寄存器,数据总线,0字,1字,2字,3字,多体结构,破坏性读出:执行读操作后, 被读单元的内容一定 被清为 零,会破坏所保存的信息,为正常工
12、作,必须把刚读出 的内容立即写回去,通常称 为预充电延迟,它影响存储 器的工作频率,在结束预充 电前不能开始下一次读。,动态存储器,定期刷新:在不进行读写 操作时,DRAM 存储器的各单 元处于断电状态,由于漏电的 存在,保存在电容CS 上的电荷 会慢慢地漏掉,为此必须定时 予以补充,称为刷新操作。,刷新不是按字处理,而是每次刷新一行,即为连接在同一行上所有存储单元的电容补充一次能量。 刷新有两种方式: 集中和分散刷新。,行、列地址要分两次给出,在连续地使用相同的行地址读写时,也可以在前一次就将行地址锁存,之后仅送列地址,,快速分页组织,以节省送地址的时间,支持这种运行方式的存储器被称为快速分
13、页组织的存储器。 快速分页组织只用于动态存储器。,快速分页组织,三. 高速缓冲存储器的 组成与运行原理,三.高速缓存 CACHE,用途:设置在 CPU 和 主存 储器之间,完成高速与 CPU 交换信息,尽量避免 CPU不 必要地多次直接访问慢速的 主存储器,从而提高计算机 系统的运行效率。 。,高速缓存 CACHE,实现:这是一个存储容量 很小,但读写速度更快的, 以关联存储器方式运行、 用静态存储器芯片实现的 高速静态存储器系统。,要求:有足够高的命中率,当 CPU需用主存中的数据时,多数情况下可以直接从CACHE中得到,尽量少读主存储器。称二者之比为命中率。,MEMORY,CACHE CO
14、NTROL,CACHE的基本运行原理,数据总线,译码选 一单元,比较选 一单元,读过程为例,地址总线,ADDR DATA,CACHE,CPU,全相联方式,C P U,数据,地址,有效位,主存储器,CACHE,比较,译码,标志,数据,直接映射方式,C P U,数据,地址,有效位,主存储器,CACHE,比较,译码,译码,页 内 地 址,页 号,标志,数据,两路组相联方式,C P U,数据,地址,有效位,主存储器,CACHE,译码,比较,比较,译码,译码,标志,数据,影响 CACHE 命中率的因素,1. CACHE 的容量,大一些好 2. CACHE 与主存储器每次交换信息的单位量(Cache Li
15、ne Size)适中,3.CACHE 不同的组织方式,多路组相联更好 4.CACHE 的多级组织可提高命中率 5.CACHE 的换字和回写算法,CACHE 接入系统的体系结构,侧接法:像入出设备似的连接到 总线上,优点是结构简单,成本低, 缺点是不利于降低总线占用率,CPU,MEMORY,CACHE,Bus Master 1,Bus Master 2,总线,CACHE 接入系统的体系结构,隔断法:把原来的总线打断为两段, 使 CACHE 处在两段之间,优点是有利于提高总线利用率,支持总线并发操作,缺点是结构复杂,成本较高。,CPU,MEMORY,CACHE,Bus Master 1,Bus Master 2,总线,改写主存储器的策略,若CPU改写了 CACHE 一单元内容后 且尚未改变主存相应单元内容,则出 现数据不一致性。两种解决办法: 1.接下来直接改写主存单元内容。 简便易行, 但可能带来系统运行 效率不高的问题,该后未被使用。,2.拖后改写主存单元内容,一直拖到有另外的设备要读该内容过时的主存单元时。首先停止这一读操作,接下来改写主存内容,之后再起动已停下来的读操作,否则不必改写。,矛盾是如何检查是否应该 改写,通过监视地址总线 完成,记下无效单元地址 用于比较。 控制复杂 些,但可以提供更高系统 的运行效率。,
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