《数字电子技术--刘汉华》第6章 时序逻辑电路.ppt
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1、第六章 时序逻辑电路,本章主要内容,6.1 概述 6.2 时序逻辑电路的分析方法 6.3 若干常用的时序逻辑电路 6.4 时序逻辑电路的设计方法 6.5 时序逻辑电路中的竞争冒险现象(自学),6.1 概述,一、定义:任一时刻电路的稳定输出不仅取决于当时的输入信号,而且还取决于电路原来的状态,或者说,还与以前的输入有关。,结构上的特点:,1. 必须包含存储器,通常还包含组合电路;,2.存储器的输出状态必须反馈到组合电路的输入端。,CP ai bi ci-1(Q) si ci(D),0 a0 b0 0 s0 c0,1 a1 b1 c0 s1 c1,2 a2 b2 c1 s2 c2,由此可归纳出时序
2、电路的框图:,二 、时序电路的框图,外部输入,外部输出,原状态:,新状态:,三、描述其逻辑功能的方程组,驱动方程,向量表示: Z=GX,Q,状态变量,输出方程,向量表示:Y=FX,Q,状态方程,向量表示:Q*=HX,Q,四、时序电路的分类,按电路中触发器的动作特点可分为:,同步时序逻辑电路:电路中所有触发器状态的变化都在同一 时钟信号的同一边沿发生。,异步时序逻辑电路:不满足同步时序逻辑电路的条件。,不在同一时钟边沿翻转; 没有统一的时钟信号。,按输出信号的特点分:,米利型:,穆尔型:输出信号只取决于电路的状态。(电路可能没有输入信号)。,同步时序逻辑电路;异步时序逻辑电路。,米利型(Meal
3、y) 穆尔型(Moore),五、本章重点,时序电路的分析; 时序电路的设计; 常用电路。,包括同步和异步时序电路,以同步电路为重点,只要求同步电路的设计,包括寄存器和计数器,时序电路也称为状态机SM(State Machine)或算法状态机ASM(Algorithmic State Machine),例6.1 串行加法器电路如图6.1.2所示,写出其输出方程、驱动方程和状态方程,图6.1.2,解:其输出方程为,驱动方程为,状态方程为,6.2.时序逻辑电路的分析方法,6.2.1 同步时序逻辑电路的分析方法,时序逻辑电路的分析:,给定时序电路,即找出在输入和CLK作用下,电路的次态和输出。,找出该
4、电路的逻辑功能,2.把得到的驱动方程代入相应触发器的特性方程中,就可以得到每个触发器的状态方程,由这些状态方程得到整个时序逻辑电路的方程组;,3. 根据逻辑图写出电路的输出方程;,4.写出整个电路的状态转换表、状态转换图和时序图;,5.由状态转换表或状态转换图得出电路的逻辑功能。,步骤:,1. 从给定的逻辑电路图中写出每个触发器的驱动方程(也就是存储电路中每个触发器输入信号的逻辑函数式);,1. 写驱动方程,2.写状态方程,3. 写出输出方程;,4.写出电路的状态转换表、状态转换图和时序图,5. 得出电路的逻辑功能。,例6.2.1 试分析图6.2.1所示的时序逻辑电路的逻辑功能,写出它的驱动方
5、程、状态方程和输出方程,写出电路的状态转换表,画出状态转换图和时序图。,图6.2.1,解:(1) 驱动方程:,(2) 状态方程:,JK触发器的特性方程,将驱动方程代入JK触发器的特性方程中,得出电路的状态方程,(3)输出方程:,6.2.2时序逻辑电路的状态转换表、状态转换图、 状态机流程图和时序图,三个方程已经清楚描述一个电路的逻辑功能,但却不能确定电路具体用途,描述时序逻辑电路所有状态的方法有状态转换表(状态转换真值表)、状态转换图、状态机流程图和时序图。,此电路没有输入变量,属于穆尔型的时序逻辑电路,输出端的状态只决定于电路的初态。,一、状态转换表:,根据状态方程将所有的输入变量和电路初态
6、的取值,代入电路的状态方程和输出方程,得到电路次态(新态)的输出值,列成表即为状态转换表,图6.2.1,由状态转换表可知,此时序电路为七进制加法计数器,其中Y为进位脉冲的输出端。,设初态Q3Q2Q1=000,由状态方程可得:,二、状态转换图:,图6.2.2,三、时序图:,在时钟脉冲序列的作用下,电路的状态、输出状态随时间变化的波形叫做时序图。,图6.2.3,例6.2.2 分析图6.2.4所示的时序逻辑电路的功能,写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图。,图6.2.4,解: (1) 驱动方程:,(2) 状态方程,D触发器的特性方程为Q *D,得,(3) 输出方程:,图6.2
7、.4,(4)状态转换表:,A0时,为4进制加法计数器,A1时,为4进制减法计数器,可以合成一个状态转换表为:,故此电路为有输入控制的逻辑电路,为可控计数器,A0为加法计数器,A1为减法计数器。,(5)状态转换图:,图6.2.5,四、状态机流程图(SM图),四、状态机流程图(SM图),*6.2.3 异步时序逻辑电路的分析方法,除了写出驱动方程、状态方程和输出方程等外,还用写出各个触发器的时钟信号,例6.2.3 已知异步时序逻辑电路的逻辑图如图6.2.6所示,试分析它的逻辑功能,画出电路的状态转换图和时序图。,解:(1) 驱动方程:,(2)状态方程:,可得逻辑电路的状态方程:,JK触发器的特性方程
8、为,(3)输出方程:,(4) 各触发器的时钟信号:,(5) 状态转换表,此电路为异步十进制计数器,(6)状态转换图,能够自启动的时序电路。,(7) 时序图:,6.3 若干常用的时序逻辑电路,6.3.1 寄存器和移位寄存器,可寄存一组二进制数码的逻辑部件,叫寄存器. 由触发器构成。 N位二进制代码需要N个触发器。,一 、寄存器(数码寄存器),右图6.3.1是74LS75的逻辑图,它是4位寄存器,图6.3.1,此寄存器为并行输入/并行输出方式。在CLK高电平时,将D0 D3数据存入,与此前后的D状态无关。,D0 D3为并行数据输入端;,CLK为寄存时钟输入端,RD为清零端,此寄存器为并行输入/并行
9、输出方式。在CLK时,将D0 D3数据存入,与此前后的D状态无关,而且由异步置零(清零)功能。,图6.3.2是74HC175的内部逻辑图,由CMOS边沿触发器构成的4位寄存器.,图6.3.2,其中:,D0 D3为并行数据输入端;,CLK为寄存脉冲输入端,首先是寄存器,然后是移位。,1.由D触发器构成的4位移位寄存器(右移):,电路如图6.3.3所示。,二 、移位寄存器,图6.3.3,其状态表为,图6.3.3,驱动方程:,状态方程:,输出方程:,分析:,其波形图为,因为触发器由传输延迟时间tpd,所以在CLK到达时,各触发器按前一级触发器原来的状态翻转。,图6.3.3,串行输入端,移位脉冲输入端
10、,串行输出端,并行输出端,2.由JK触发器构成的移位寄存器,本质是先JKD 。电路如图6.3.4所示,其分析原理同上。,3. 双向移位寄存器74LS194A:,(1) 逻辑图形符号及功能表:如图6.3.5所示( 下页)。,DIR数据右移串行输入端,DIL数据左移串行输入端,D0D3数据并行输入端,Q0Q3数据并行输出端,S1、S0工作模式选择端,Q3数据右移串行输出端,Q0数据左移串行输出端,图6.3.6,(2)扩展:由两片74LS194A构成8位双向移位寄存器,如图6.3.6 所示,应用举例数值运算 P276 例6.3.1,Y =8M+2N,置数,右移,例6.3.2试分析图6.3.7所示电路
11、的分频系数为多少。输出端为箭头所示。,解:分频系数为26=12,6.3.2 计数器,2.分类:,同步、异步;,加法(递增)、减法、可逆(加/减);,二进制、二十进制、任意进制。,3.参数:,模:一个工作循环包含的状态数。也称为进制。,1.功能:对输入的时钟脉冲进行计数。,按触发器翻转情况分类,按计数器中数字增减分类,按计数器中数字编码分类,下面以四位二进制加法计数器为例,研究分析方法。,二进制计数器、十进制计数器、六十进制等,按计数容量分,一 、同步计数器,1.同步二进制计数器,(1)加法计数器:,由此得出规律,若用T 触发器构成计数器,则第i位触发器输入端Ti 的逻辑式应为:,原理:在多位二
12、进制数末位加1,若第i 位以下皆为1时,则第i 位应翻转。,模为二的整数次幂。,图6.3.8为4位同步二进制加法计数器的逻辑电路。每个触发器都是联成T 触发器。,a.驱动方程,b. 状态方程:,T触发器的特性方程,则状态方程为,c.输出方程:,d. 状态转换表:,e.状态转换图:,f.时序图:,g.逻辑功能:,(1)由于每输入16个CLK 脉冲触发器的状态一循环,并在输出端C产生一进位信号,故为16进制计数器。若二进制数码的位数为n,而计数器的循环周期为2n,这样计数器又叫二进制计数器。将计数器中能计到的最大数称为计数器的容量,为2n1.,(2) 计数器有分频功能,也把它叫做分频器。若CLK脉
13、冲的频率为 f0 , 则由16进制计数器的时序图可知,输出端Q0、Q1、Q2、Q3的频率为f0 / 2、f0 / 4、f 0 / 8、f0 / 16.,*中规模集成的4位同步二进制计数器74161(74LS161):,同步预置数,异步清零,工作状态控制,数据输入,74LS162,74LS163等是同步清零方式,(2)减法计数器:,原理:在多位二进制数末位减1,若第i 位以下皆为0时,则第i 位应翻转。,由此得出规律,若用T 触发器构成计数器,则第i 位触发器输入端Ti 的逻辑式应为:,四位二进制减法计数器的电路如图6.3.10。,(3)可逆计数器,a.单时钟式(加/减控制式),驱动方程:,电路
14、的时序图见下页图。,74LS191,加/减控制端,异步置数,同步十六进制加/减计数器74LS191的时序图,预置数输入端,加减计数控制端,进位/借位输出端,计数输出端,异步置数控制端,使能控制端,串行时钟输出端,时钟输入端(计数脉冲输入端),74LS191逻辑符号和功能表如图6.3.11所示。,74LS193为双时钟加/减计数器,一个时钟用作加法计数脉冲,一个时钟用作减法计数脉冲,其图形符号和功能表如图6.3.12所示。,b.双时钟方式,基本设计原理:在四位二进制计数器基础上修改,当计到1001时,则下一个CLK电路状态回到0000。,2. 同步十进制计数器:,加法计数器,a. 驱动方程:,其
15、电路如图6.3.13所示。,图6.3.13,b. 状态方程为:,b. 输出方程为:,有效循环,计数器能自启动,当计数器的任何一种状态都 能进入到有效循环中,这种 计数器称为能自启动计数器。,c.状态转换图如下,*中规模集成同步十进制计数器74160 (74LS160 ):,74160 (74LS160 ) 逻辑符号和功能表如图6.3.14所示。,减法计数器,基本原理:对二进制减法计数器进行修改,在0000时减“1”后跳变为1001,然后按二进制减法计数就行了。其T0和T3不变,而T1和T2修改为:,驱动方程:,其逻辑电路如图6.3.15所示,图6.3.15,状态方程:,输出方程:,状态转换表:
16、,十进制减法计数器的状态转化图为:,能自启动,图6.3.15,十进制可逆计数器74LS190:,逻辑图形符号及功能表,注:74LS190为单时钟十进制可逆计数器,除了74LS190外,还有74LS168、CC4510,还有双时钟类型的74LS192、CC40192等。,二 、异步计数器,1.异步二进制计数器,加法计数状态转换表:,图6.3.17,构成:用T触发器,特点:当Qi-1有下降沿时,Qi翻转。,异步二进制加法计数器,二 、异步计数器,1.异步二进制计数器,图6.3.17,异步二进制减法计数器,减法计数状态转换表:,图6.3.18,2. 异步十进制计数器,原理:在4位二进制异步加法计数器
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