曹红根《计算机组成原理》第 4 章 存储器系统.ppt
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1、2019/7/1,1,第四章 存储器系统,2019/7/1,2,本章学习内容 存储器的分类及主要技术指标 存储系统的层次结构 半导体存储器的工作原理 存储器与CPU的连接 辅助存储器的工作原理 Cache的工作原理 并行存储系统,2019/7/1,3,4.1 存储器概述,存储器:计算机的存储部件,用于存放程序和数据。 计算机发展的重要问题之一,就是如何设计容量大、速度快、价格低的存储器。,2019/7/1,4,4.1.1 存储器分类,1按与CPU的连接和功能分类 (1)主存储器 CPU能够直接访问的存储器。用于存放当前运行的程序和数据。简称内存或主存。 (2)辅助存储器 为解决主存容量不足而设
2、置的存储器,用于存放当前不参加运行的程序和数据。当需要运行程序和数据时,将它们成批调入内存供CPU使用。,2019/7/1,5,(3)高速缓冲存储器(Cache) 是一种介于主存与CPU之间用于解决CPU与主存间速度匹配问题的高速小容量的存储器。Cache用于存放CPU立即要运行或刚使用过的程序和数据。,2019/7/1,6,2按存取方式分类,(1) 随机存取存储器(RAM) 存储器任何单元的内容均可按其地址随机地读取或写入,且存取时间与单元的物理位置无关。RAM主要用于组成主存。 (2) 只读存储器(ROM) 存储器任何单元的内容只能随机地读出而不能随便写入和修改。ROM可以作为主存的一部分
3、,用于存放不变的程序和数据,与RAM分享相同的主存空间。ROM还可以用作其它固定存储器,如存放微程序的控制存储器、存放字符点阵图案的字符发生器等。,2019/7/1,7,(3) 顺序存取存储器(SAM) 存储器所存信息的排列、寻址和读写操作均是按顺序进行的,并且存取时间与信息在存储器中的物理位置有关。如磁带存储器,信息通常是以文件或数据块形式按顺序存放,信息在载体上没有唯一对应的地址,完全按顺序存放或读取。 (4) 直接存取存储器(DAM) 介于RAM和SAM之间的存储器。也称半顺序存储器。典型的DAM如磁盘,当进行信息存取时,先进行寻道,属于随机方式,然后在磁道中寻找扇区,属于顺序方式。,2
4、019/7/1,8,3按存储介质分类,(1)磁存储器 采用磁性材料制成存储器。磁存储器是利用磁性材料的的两个不同剩磁状态存放二进制代码“0”和“1”。早期有磁芯存储器。现多为磁表面存储器,如磁盘、磁带等。 (2)半导体存储器 用半导体器件组成的存储器。根据工艺不同,可分为双极型和MOS型。,2019/7/1,9,(3)光存储器 利用光学原理制成的存储器,它是通过能量高度集中的激光束照在基体表面引起物理的或化学的变化,记忆二进制信息。如光盘存储器。 4. 按信息的可保存性分类 (1) 易失性存储器 (2) 非易失性存储器,2019/7/1,10,4.1.2 主存储器的组成和基本操作,1. 主存的
5、基本组成 (1) 存储元件(存储元、存储位) (2) 存储单元 (3) 存储体(存储阵列) (4) 地址寄存器 (5) 地址译码与驱动电路 (6) 读写电路 (7) 数据寄存器 (8) 时序控制电路,2019/7/1,11,2019/7/1,12,主存的基本组成,2019/7/1,13,2. 主存与CPU的连接及主存的操作,主存储器用于存放CPU正在运行的程序和数据。主存与 CPU之间通过总线进行连接。,2019/7/1,14,主存的操作过程,MAR:地址寄存器 MDR:数据寄存器,2019/7/1,15,4.1.3 存储器的主要性能指标,衡量主存的性能指标主要有: 1存储容量 2速度 3.
6、存储器总线带宽 4价格,2019/7/1,16,容量、速度、价格三个指标是相互矛盾、相互制约的。 高速的存储器往往价格也高,因而容量也不可能很大。 为了较好地解决存储器容量、速度与价格之间的矛 盾,在现代计算机系统中,通常都是通过辅助软、硬件, 将不同容量、不同速度、不同价格的多种类型的存储器组 织成统一的整体。即构成存储器系统的多级层次结构。 存储器系统的多级层次结构通常是由三级存储器组成,即 Cache 主存 辅存,4.1.4 存储器系统的层次结构,2019/7/1,17,存储器层次结构,辅助软硬件,辅助硬件,2019/7/1,18,主存 辅存层次 主要解决容量问题 Cache 主存层次
7、主要解决速度问题,2019/7/1,19,2019/7/1,20,4.2 半导体随机存储器,通常使用的半导体存储器分为随机存取存储器 (Random Access Memory,RAM)和只读存储 器(Read-Only Memory,ROM)。它们各自又 有许多不同的类型。,2019/7/1,21,4.2.1 半导体存储器的分类,2019/7/1,22,4.2.2 随机存取存储器的结构及工作原理,1. 半导体存储器芯片的结构及实例,2019/7/1,23,存储器芯片(存储器组件) 半导体存储器芯片一般有两种结构:字片式结构和位片式结构,An10,Dm10,R/W,电源,地线,2019/7/1
8、,24,字片式结构的存储器芯片(64字8位),2019/7/1,25,位片式结构的存储器芯片(4K1位),2019/7/1,26,(1)TMS4116芯片,2. 存储器芯片举例,2019/7/1,27,2019/7/1,28,2019/7/1,29,TMS4116的刷新,当某个存储单元被选中进行读/写操作时,该单元所在行的其余127个存储电路也将自动进行一次读出再生操作,即完成一次刷新操作。 TMS4116的刷新是按行进行的,每次只加行地址,不加列地址,即可实现被选行上的所有存储电路的刷新。即一次可以刷新128个存储单元电路。,2019/7/1,30,读出再生放大器电路,2019/7/1,31
9、,4.2.3 动态存储器的刷新方式,刷新的间隔时间主要根据电容电荷泄放速度决定。 1.刷新最大周期(刷新最大间隔) 设存储电容为C,其两端电压为u, 电荷QCu,则泄漏电流为,2019/7/1,32,所以泄漏时间为 u:电容两端的电压变化 I:泄露电流 C:存储电容 若C0.2pf,u1V,I0.1nA 则泄漏时间为 说明动态MOS元件每隔2ms必须刷新一次 t就是刷新最大间隔,即刷新最大周期。,2019/7/1,33,2. 刷新方法 按行刷新 例:16K的4116芯片,存储体排成128128阵列,需要刷新128行。每次由刷新地址计数器给出刷新的行地址,每刷新一行,刷新地址计数器加1。,201
10、9/7/1,34,3. 刷新方式 当主存需要刷新时,CPU不能访存,所以要尽可能让刷新 时间少占用CPU时间。 集中式刷新 集中式刷新的优点:控制简单。 集中式刷新的缺点:在“死区”内CPU必须停止访存操作, CPU利用率低。,2019/7/1,35, 分散式刷新 分散式刷新的优点:没有“死区”,每一系统周期都可进 行读/写操作。 分散式刷新的缺点:没有充分利用所允许的最大刷新间 隔(2ms),且刷新过于频繁,降低了 系统的速度。,2019/7/1,36, 异步式刷新 异步式刷新既充分利用2ms的最大刷新间隔,保持存储系统的高速性,又大大缩短了主机的“死区”,所以是一种最常用的刷新方式。,20
11、19/7/1,37,4.2.4 半导体存储器的组成,由于一块存储器芯片的容量总是有限的,因此一个 存储器总是由一定数量的存储器芯片构成。 要组成一个主存储器,需要考虑的问题: 如何选择芯片 根据存取速度、存储容量、电源 电压、功耗及成本等 方面的要求进行芯片的选择。 所需的芯片数量:,2019/7/1,38,例:用2114芯片组成32K8位的存储器,所需2114芯片数为: 如何把许多芯片连接起来。 通常存储器芯片在单元数和位数方面都与实际存 储器要求有很大差距,所以需要在字方向和位方 向两个方面进行扩展。 主要进行三种信号线的连接: 地址信号线、数据信号线、控制信号线,2019/7/1,39,
12、1位扩展,当芯片的单元数满足存储器单元数的要求,但单元中的 位数不满足要求时,需要进行位扩展。 位扩展:只进行位数扩展(加大字长)。 采用位扩展时,芯片的单元数(字数)与存储器的单元 数是一致的。 位扩展的连接方式: 将所有存储器芯片的地址线、片选信号线和读/写控 制线均对应的并接在一起,连接到地址和控制总线的 对应位上。 将各芯片的数据线单独列出,分别接到数据总线的 对应位。,2019/7/1,40,例:用2114存储器芯片构成1K8位的存储器。 2114为1K4位的芯片,现存储器要求容量为1K8位,单 元数满足,位数不满足,需要1K8/1K42片 2114来 构成存储器。 1K8位的存储器
13、共需8根数据线D7D0,两片2114各自的4 根数据线分别用于连接D7D4和D3D0。 2114本身具有10根地址线,称为片内地址线,与存储器要 求的10根地址线一致,所以只要将他们并接起来即可。 电路中CPU的读/写控制线(R/W)与2114的 WE 信号并接。 MREQ 为CPU的访存请求信号,作为2114的片选信号连接到 CS 上。,2019/7/1,41,2019/7/1,42,2字扩展,当芯片单元中的的位数满足存储器位数的要求,但芯片的单元数不 满足存储器单元数要求时,需要进行字扩展。 字扩展:仅是单元数(字数)扩展,而位数不变。 采用字扩展时,芯片单元中的位数与存储器的数据位数是一
14、致的。 字扩展的连接方式: 将所有芯片的地址线、数据线、读/写控制线均对应地并接在一 起,连接到地址、数据、控制总线的对应位上。 由片选信号区分被选芯片。 片选信号:通常由高位地址经译码进行控制。 高位地址:存储器总地址减去芯片内部寻址的地址得到的地址。,2019/7/1,43,例:用16K8位的存储器芯片构成64K8位的存储器。 16K8位的芯片,可以满足64K8位的存储器数据位的要 求,但不满足单元数的要求。需要4片16K8位的芯片采用字扩充 方式来构成存储器。 64K8位的存储器需要16位地址线A15A0,而16K8位的芯片的 片内地址线为14根,所以用16位地址线中的低14位A13A0
15、进行片 内寻址,高两位地址A15、A14用于选择芯片,即选片寻址。 设存储器从0000H开始连续编址,则四块芯片的地址分配: 第一片地址范围为:0000H3FFFH 第二片地址范围为:4000H7FFFH 第三片地址范围为:8000HBFFFH 第四片地址范围为:C000HFFFFH,2019/7/1,44,片内地址,片选地址,2019/7/1,45,2019/7/1,46,3字和位同时扩展,当芯片的单元数和单元的数据位均不满足存储器的要求时 需要进行字和位的同时扩展。 字和位同时扩展:按位扩展和字扩展的方法分别在位方向 和字方向进行扩展。 字和位同时扩展的连接方式: 所有芯片的片内地址线、读
16、/写控制线均对应地并接在 一起,连接到地址和控制总线的对应位上。 同一地址区域内,不同芯片的片选信号连在一起,接 到片选译码器的同一输出端;不同地址区域内的芯片 的片选信号分别接到片选译码器的不同输出端。,2019/7/1,47, 不同地址区域内,同一位芯片的数据线对应地并接在 一起,连接到数据总线的对应位上。不同位芯片的数 据线分别连接到数据总线的不同位上。,2019/7/1,48,例1:用2114芯片组成8K8位存储器 需用16片2114芯片构成8K8位存储器。 16片芯片排成8行2列,每行按位扩展方法连接, 每列按字扩展方法连接。 存储器地址线A12A0,芯片片内地址A9A0,高三 位地
17、址A12、A11、A10用于选片寻址。 存储器数据线D7D0,芯片数据线I/O3I/O0,两 片芯片的数据线一同构成存储器的8位数据线。,2019/7/1,49,2019/7/1,50,2019/7/1,51,例:某微机系统有16根地址线,8根数据线,地址空间安 排为:16K系统程序存储区,用ROM芯片,安排在地址 最低区;接着留出16K的设备地址空间;其后的32K作 为用户程序区,采用RAM芯片。给定芯片如下,请画 出连线图,给出各存储区的地址范围。,ROM,D7D0,A13,A0,RAM,D7D0,A13,A0,2019/7/1,52,ROM区:16K8位,需1片16K8位ROM芯片 RA
18、M区:32K8位,需2片16K8位RAM芯片 I/O区:16K8位,主存不应使用,2019/7/1,53,ROM,A13A0,RAM,D7D0,A15,A14,RAM,地址译码器,2019/7/1,54,地址分配与片选的关系,存储空间片内空间扩容 三种方法: 1. 线选法 片外的高地址直接(或经反相器)分别接到各存 储器芯片的CS引脚。 特点:无需外加逻辑电路,但仅适用于芯片较少 的场合。,2019/7/1,55,2. 全译码法 片外的高地址全部接到译码器的输入端,译码器 输出为片选信号。 特点:芯片的地址范围确定,连续,无重叠存储 区,对译码电路要求较高。 3. 部分译码法 片外的高地址部分
19、地与译码器相连,译码器输出 为片选信号。 (选片内地址多?还是地址少?),2019/7/1,56,多种数据位输出的组织问题。,1. 多种输出的情况 可输出8位、16位、32位等。 2. 芯片与片选控制信号的安排 CPU增加控制信号,控制不同数据的输出。,2019/7/1,57,请用2K8bit的SRAM设计一个8K16bit的存储器,并画出存储器与CPU的连接原理图。 要求:当B=0时访问16位数据;当B=1时访问8位数据,两列存储芯片按地址交叉方式编址。 B控制信号由CPU给出,此外CPU还有MREQ(低电平有效)、R/W等控制信号(高电平读、低电平写)。 SRAM除地址、数据线外,有CS(
20、低电平有效)、WE等控制线(高电平读、低电平写)。 其他的辅助芯片(译码器、门电路)自选,但要说明它们的功能。,2019/7/1,58,地址线的安排,8K16bit= 8K2 8bit 空间214 8bit 地址线14根 由于交叉编址和整数边界的要求,故 A0用于8位、16位的控制(与B组合) A11-A1用于片内地址 A13、A12用于2:4译码,2019/7/1,59,逻辑表达式,2019/7/1,60,Peven= A0 Podd= A0 B,Y0,Y1,Y2,Y3,A13,A12,2019/7/1,61,CS0=Y0+ Peven CS1=Y0+ Podd CS2=Y1+ Peven
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