本堂课的主要内容 1、用置数法(置位法)获得任意进制计数器.ppt
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1、本堂课的主要内容 1、用置数法(置位法)获得任意进制计数器 2、用计数器的进位输出信号C进行反馈置数 3、三种方法总结 4、时序逻辑电路的设计 5、用Verilog语言实现触发器和计数器 置数法与置零法不同,它是通过给计数器重复 置入某个数值的方法跳过MmaxM个状态,而获得模M 计数器的。 M=7 000000010010 0011 0100 0101 0110 0111 100010011010 1011 1100 1101 1110 1111 CR C CP 1 LD P 74161 CP T D0 D1 D2 D3 Q0 Q1 Q2 Q3 1 output Q; input D,CLK
2、; reg Q; always (posedge CLK) begin Q = D; end endmodule module latch_1(q,d,clk); output q; input d,clk; assign q = clk ? d : q; endmodule module DFF1(q,qn,d,clk,set,reset); input d,clk,set,reset; output q,qn; reg q,qn; always (posedge clk or negedge set or negedge reset) begin if (!reset) begin q =
3、 0; qn = 1; end else if (!set) begin q = 1; qn = 0; end else begin q = d; qn = d; end end endmodule module DFF2(q,qn,d,clk,set,reset); input d,clk,set,reset; output q,qn; reg q,qn; always (posedge clk) begin if (reset) begin q = 0; qn = 1; end else if (set) begin q =1; qn =0; end else begin q = d; q
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