第9章半导体存储器.PPT
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1、第9章 半导体存储器,本章概述存储器的层次结构、半导体存储器的分类,以及高速 缓冲存储器Cache和虚拟存储器; 讲解静态随机存取存储器SRAM结构及常用SRAM存储器芯片; 叙述动态随机存取存储器DRAM及常用DRAM存储器芯片; 讨论只读存储器组成、原理与分类,介绍常用EPROM存储芯片和 快闪存储器FLASH; 简述新型的非挥发随机存取存储器; 最后对PC机存储器的组织与管理作了概括。,9.1.1 存储系统的分层结构,主存-辅存层次 :具有主存的较快存取速度又具有辅存的大容量 和低价格 解决存储器的容量问题。 高速缓存-主存层次 :速度接近于Cache,而容量则是主存的容量 解决存储器的
2、存取速度问题 微型计算机中存储子系统的分层结构如图所示,9.1.2 半导体存储器分类,存储器分类:按存储介质分 磁表面存储器(硬磁盘、软磁盘、磁带等)、 光盘存储器和半导体存储器。 半导体存储器分类:按制造工艺分MOS型和双极型两大类。 半导体存储器一般都是MOS型存储器。 MOS型半导体存储器分类:从应用角度分 只读存储器ROM和随机存取存储器RAM ROM和RAM进一步细分如下表所示 表中类型还可进一步细分: 如兼有SRAM和DRAM共同优点的组合型半导体存储器iRAM, DRAM中专为图形操作设计的WRAM和SGRAM, ROM中又有串行和并行之分,等等。,9.1.3 高速缓冲存储器Ca
3、che,1. Cache工作原理 现在微机中均设置有一级高速缓存(L1 Cache)和二级高速缓存(L2Cache) Cache内容只是主存中部分存储数据块的副本,它们以块为单位一一对应 Cache使CPU访问内存的速度大大加快。 二级缓存存储系统的基本结构如图所示。,9.1.3 高速缓冲存储器Cache (续),1. Cache工作原理(续) 判断:访问存储器时,CPU输出访问主存的地址,经地址总线送到Cache 的主存地址寄存器MA,主存-Cache地址转换机构从MA获得地址 并判断该单元的内容是否已经在 Cache中存储? 命中:如在则称为“命中”,立即把访问地址转换成其在Cache中的
4、地址, 随即访问Cache存储器。 未命中:如果被访问的单元内容不在Cache中,称为“未命中”,CPU直接 访问主存,并将包含该单元的一个存储块的内容及该块的地址 信息装入Cache中;否则 置换若Cache已满,则在替换控制部件控制下,按某种置换算法, 将从主存中读取的信息块替换Cache中原来的某块信息。 2. Cache基本操作 高速缓存操作的具体实现途径:CPUCache主存。CPUCache之间按行传输,一般一行为连续的256bit,即32个字节; Cache主存之间按页(又称块)传输,页的大小与Cache主存 之间地址映射方式相关,通常为256个字节的整数倍。,9.1.3 高速缓
5、冲存储器Cache(续),2. Cache基本操作(续) (1)读操作 命中Cache:则从Cache中读出数据送上数据总线,并立即进行下 一次访问操作; 未命中Cache:CPU就从主存中读出数据,同时Cache替换部件把 被读单元所在的存储块从主存拷贝到Cache中。 (2)写操作 三种Cache写入方法 通写(Write-Through) 每次写入Cache的同时也写入主存,使主存与Cache对应单元的内容 始终保持一致。不会造成数据丢失,影响工作速度。 改进通写(Improve Write-Through) 若Cache写入后紧接着进行的是读操作,那么在主存写入完成前即 让CPU开始下
6、一个操作,这样就不致于造成时间上的浪费。,9.1.3 高速缓冲存储器Cache (续),2. Cache基本操作(续) 回写(Write-Back) 只是在相应内容被替换出Cache时才考虑向主存回写:Cache行数据只 要在它存在期间发生过对它的写操作,那么在该行被覆盖(替换出 Cache)前必须将其内容写回到对应主存位置中;如果该行内容没有被 改写,则其内容可以直接淘汰,不需回写。这种方法的速度比通写法 快,被普遍采用。 3. 地址映射 (1) 直接映射 直接映射:将主存中的块号(块地址)对Cache中的块数(块的总数)取模, 得到其在Cache中的块号。 相当于将主存的空间按Cache的
7、大小分区,每个区内相同的 块号映射到Cache中的同一块号。 优点:直接映射最简单,块调入Cache时不涉及替换策略问题,地 址变换速度快。 缺点:块冲突概率高,当程序反复访问冲突块中的数据时,Cache 命中率急剧下降,Cache中有空闲块也无法利用。,9.2 静态随机存取存储器SRAM,9.2.1 SRAM结构 1. 基本存储电路 6个MOS管组成:T1T4组成一个双稳态触发器。 Q=0(或=1)这一稳定状态表示二进制“0”, 另一稳定状态Q=1(或=0)表示二进制“1”。 T5、T6:行选通门(每个存储单元一对选通门),受地址译码信号控制的; T7、T8:列选通门(每列存储单元一对选通门
8、),受列选信号控制。 存储的数据通过数据线T5/T6、D/-D和T7/T8传输到外部引线I/O和-I/O, D和-D称为位线,I/O和-I/O称为数据线。,1. 基本存储电路(续),读出数据:相应的行选择信号和列选择信号均为有效高电平,T5、T6、 T7、T8均导通,触发器的状态Q(-Q)通过T5(T6)传递给 数据线D(-D),D(-D)通过T7(T8)送到I/O(-I/O) 线上。 读出信息时,触发器状态不受影响,为非破坏性读出。 写入数据:地址译码器使相应的行选、列选信号有效,选中某个基本存 储电路,T5、T6、T7、T8导通,被写入的信息从I/O和线通过, 经T7、T8输入至D线和-D
9、线,然后通过T5、T6被写入到Q端 和-Q端。 写入时可能使触发器状态发生翻转,由于是正反馈的交叉耦 合过程,翻转极快,所需的写入时间极短。 行选或列选信号无效(低电平), T5、T6或T7、T8截止,基本存储电路 与外部数据线I/O(-I/O)隔断,维持原来状态不变。,2. SRAM组成结构,SRAM结构:存储体和外围电路(行/列地址译码器、I/O缓冲器和读写控制电路等)组成,如图所示。 存储体:由6464=4096个六管静态存储电路组成的存储矩阵。 双译码方式:X地址译码器输出端提供X0X63共64条行选线,每一行 选线接在同一行中的64个存储电路的行选端,为该行64 个行选端提供行选信号
10、; Y地址译码器输出端提供Y0Y63共64条列选线,同一列 的64个存储电路共用一条位线,由列选线控制该位线与 I/O数据线的连通。,9.2.2 同步突发静态随机存取存储器SB SRAM,SB RAM主要用作高性能处理器的二级高速缓存 1. SB SRAM内部结构与引脚信号 KM718V889是SamSung公司的256K18位SB RAM,片内集成有多个地址寄 存器、控制寄存器和一个2位的突发地址计数器,如下图所示。,1. SB SRAM内部结构与引脚信号(续),KM718V889采用100引脚的TQFP封装,四边的引脚数分别为30、20、30、20,其引脚功能如下表所示。,1. SB SR
11、AM内部结构与引脚信号(续),全宽度写入:-GW有效可实现总线全宽度的写入操作, 字节写入:-GW和-CS1都无效时-WEX和-BW联合作用可执行字节写入, 禁止地址流水线方式:通过-ADSP(地址状态处理器)可禁止对地址 流水线方式的支持。 启动突发周期:通过-ADSP或-ADSC(地址状态高速缓存控制器)的 输入信号来启动突发周期,连续的突发地址在芯片内 部产生,并可通过引脚ADV(突发地址允许)来控制。 突发模式:-LBO引脚决定突发模式是线性突发还是交替突发, 电源控制:ZZ引脚控制电源关闭状态,以减少在线功耗。 2. SB SRAM特点与功能 具有4次突发的二级流水线结构,支持统一时
12、钟下的同步操作,可控 制异步输出; 具有片内地址计数器、片内地址缓冲器,可自定时写周期; 既支持按字节写入,也支持全总线宽度写入; 支持交替突发和线性突发。,2. SB SRAM特点与功能(续),SB RAM主要用于支持突发访问的微处理器系统,用作高性能微处理器 的L2 Cache。 芯片除-OE、-LBO和ZZ引脚外,所有输入均在时钟信号上升沿采样。 片选信号有三个,控制是否访问芯片,它们和-ADSP、-ADSC及ADV共 同控制突发访问的操作(启动和持续); -WEX控制读和写,见下表,9.3 动态随机存取存储器DRAM,DRAM特点:存储密度高,存取速度相对较慢 DRAM用途:大容量存储
13、,一般用作计算机的主存储器(主存) 9.3.1 基本存储电路与存储器结构 1. DRAM单管基本存储电路 DRAM基本存储电路多为单管电路,只有一个管子T和一个(寄生)电容C 单个基本存储电路存放的是“1”还是“0”,取决于电容器的充电状态。,1. DRAM单管基本存储电路(续),读操作 行地址译码选中某一行,该行上所有基本存储电路中的管子T全导通, 于是连在每一列上的刷新放大器读取该行上各列电容C的电压。 刷新放大器灵敏度高,将读得的电压放大整形成逻辑“0”或“1”的电平。 对列地址进行译码产生列选信号,列选信号将被选行中该列的基本存 储电路内容读出送到芯片的数据输入输出I/O线上。 写操作
14、 相应行、列选择线为“1”,数据输入输出I/O线上的信息经刷新放大 器驱动后再通过T管加到电容C上。 刷新(再生) 在读写过程中,某条行选线为“1”,该行上所有(各列)基本存储电 路都被选通,由刷新放大器读取电容C上电压; 对非写的存储电路,刷新放大器读出、放大、驱动之后又立即对之重 写,进行刷新(又称再生),维持电容C上的电荷,保持该存储电路中 的内容(即状态)不变。 电容C是MOS管的极间电容,容量很小,读出时电容C上的电荷又被寄 生的分布电容分泄,因此读出后原来C上的电压变得极小,是破坏性 读出,读后必须重写。,1. DRAM单管基本存储电路(续),刷新操作周期 电容C上电压将按exp(
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