数电教材第6章时序逻辑电路.ppt
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1、第六章 时序逻辑电路,内容提要,本章主要介绍时序逻辑电路的工作原理和分析方法及设计方法。首先讲述时序逻辑电路的功能及结构特点、分析方法和步骤,然后具体介绍寄存器、计数器等各类时序逻辑电路的工作原理和使用方法,最后介绍时序逻辑电路的设计方法。,本章重点是计数器的分析和设计,本章主要内容,6.1 概述 6.2 时序逻辑电路的分析方法 6.3 若干常用的时序逻辑电路 6.4 时序逻辑电路的设计方法 6.5 时序逻辑电路中的竞争冒险现象(自学),6.1 概述,一、时序逻辑电路:,二、时序逻辑电路的构成及结构特点:,在任意时刻的输出信号不仅取决于当时的输入信号,而且还取决于电路原来的状态。,时序逻辑电路
2、的构成可用图6.1.1所示框图表示,图6.1.1,特点:,1.时序逻辑电路包含组合逻辑电路和存储电路两个部分;,图6.1.1,6.1 概述,2.存储电路的输出状态必须反馈到组合电路的输入端,与输入信号一起,共同决定组合逻辑电路的输出。,可以用三个方程组来描述,图6.1.1,6.1 概述,6.1 概述,图6.1.1,6.1 概述,图6.1.1,例6.1 串行加法器电路如图6.1.2所示,写出其输出方程、驱动方程和状态方程,6.1 概述,图6.1.2,解:其输出方程为,驱动方程为,状态方程为,三、时序逻辑电路的分类:,根据触发器动作特点可分为同步时序逻辑电路和异步时序逻辑电路。在同步时序逻辑电路中
3、,存储电路中所有触发器的时钟使用统一的CLK,状态变化发生在同一时刻,即触发器在时钟脉冲的作用下同时翻转;而在异步时序逻辑电路中,触发器的翻转不是同时的没有统一的CLK,触发器状态的变化有先有后。,根据输出信号的特点时序逻辑电路可分为米利(Mealy)型和穆尔(Moore)型。在米利型时序逻辑电路中,输出信号不仅取决于存储电路的状态,而且还取决于输入变量,即,6.1 概述,在穆尔型时序逻辑电路中,输出信号仅仅取决于存储电路的状态,故穆尔型电路只是米利型电路的特例而已,可表述为,6.1 概述,6.2.时序逻辑电路的分析方法,6.2.1 同步时序逻辑电路的分析方法,时序逻辑电路的分析:就是给定时序
4、电路,找出该的逻辑功能,即找出在输入和CLK作用下,电路的次态和输出。由于同步时序逻辑电路是在同一时钟作用下,故分析比较简单些,只要写出电路的驱动方程、输出方程和状态方程,根据状态方程得到电路的状态表或状态转换图,就可以得出电路的逻辑功能。,步骤:,1. 从给定的逻辑电路图中写出每个触发器的驱动方程(也就是存储电路中每个触发器输入信号的逻辑函数式);,2.把得到的驱动方程代入相应触发器的特性方程中,就可以得到每个触发器的状态方程,由这些状态方程得到整个时序逻辑电路的方程组;,3. 根据逻辑图写出电路的输出方程;,4.写出整个电路的状态转换表、状态转换图和时序图;,5.由状态转换表或状态转换图得
5、出电路的逻辑功能。,6.2.时序逻辑电路的分析方法,例6.2.1 试分析图6.2.1所示的时序逻辑电路的逻辑功能,写出它的驱动方程、状态方程和输出方程,写出电路的状态转换表,画出状态转换图和时序图。,6.2.时序逻辑电路的分析方法,图6.2.1,解:(1) 驱动方程:,(2) 状态方程:,JK触发器的特性方程,将驱动方程代入JK触发器的特性方程中,得出电路的状态方程,即,6.2.时序逻辑电路的分析方法,(3)输出方程:,6.2.2时序逻辑电路的状态转换表、状态转换图、状态机流程图和时序图,6.2.时序逻辑电路的分析方法,从例题可以看出,逻辑电路的三个方程应该说已经清楚描述一个电路的逻辑功能,但
6、却不能确定电路具体用途,因此需要在时钟信号作用下将电路所有的的状态转换全部列出来,则电路的功能一目了然,描述时序逻辑电路所有状态的方法有状态转换表(状态转换真值表)、状态转换图、状态机流程图和时序图。下面结合上面的例题介绍这几种方法。,此电路没有输入变量,属于穆尔型的时序逻辑电路,输出端的状态只决定于电路的初态。,一、状态转换表:,6.2.时序逻辑电路的分析方法,根据状态方程将所有的输入变量和电路初态的取值,带入电路的状态方程和输出方程,得到电路次态(新态)的输出值,列成表即为状态转换表,图6.2.1,由状态转换表可知,为七进制加法计数器,Y为进位脉冲的输出端。,设初态Q3Q2Q1=000,由
7、状态方程可得:,6.2.时序逻辑电路的分析方法,二、状态转换图:,由状态转换表可得状态转换图如图6.2.2所示,6.2.时序逻辑电路的分析方法,将状态转换表以图形的方式直观表示出来,即为状态转换图,图6.2.2,三、时序图:,在时钟脉冲序列的作用下,电路的状态、输出状态随时间变化的波形叫做时序图。由状态转换表或状态转换图可得图6.2.3所示,6.2.时序逻辑电路的分析方法,图6.2.3,例6.2.2 分析图6.2.4所示的时序逻辑电路的功能,写出电路的驱动方程、状态方程和输出方程,画出电路的状态转换图。,6.2.时序逻辑电路的分析方法,图6.2.4,解: (1) 驱动方程:,(2) 状态方程,
8、D触发器的特性方程为Q *D,得,6.2.时序逻辑电路的分析方法,(3) 输出方程:,图6.2.4,(4)状态转换表:,A0时,为4进制加法计数器,A1时,为4进制减法计数器,6.2.时序逻辑电路的分析方法,可以合成一个状态转换表为:,6.2.时序逻辑电路的分析方法,故此电路为有输入控制的逻辑电路,为可控计数器,A0为加法计数器,A1为减法计数器。,(5)状态转换图:,6.2.时序逻辑电路的分析方法,图6.2.5,四、状态机流程图(SM图)(自学),*6.2.3 异步时序逻辑电路的分析方法,由于在异步时序逻辑电路中,触发器的动作不是同时的,故分析时除了写出驱动方程、状态方程和输出方程等外,还用
9、写出各个触发器的时钟信号,因此异步时序逻辑电路的分析要比同步时序逻辑电路的分析复杂。,例6.2.3 已知异步时序逻辑电路的逻辑图如图6.2.6所示,试分析它的逻辑功能,画出电路的状态转换图和时序图。,6.2.时序逻辑电路的分析方法,解:(1) 驱动方程:,6.2.时序逻辑电路的分析方法,(2)JK的特性方程为,可得逻辑电路的状态方程:,6.2.时序逻辑电路的分析方法,(3)输出方程:,6.2.时序逻辑电路的分析方法,(4) 各触发器的时钟信号:,(5) 状态转换表,此电路为异步十进制计数器,6.2.时序逻辑电路的分析方法,(6)状态转换图,注:由状态转换图可知,10个状态00001001是在循
10、环内,而其它的6个状态10101111最终在时钟作用下,都可以进入此循环,具有这种特点的时序电路,称为能够自启动的时序电路。,6.2.时序逻辑电路的分析方法,(7) 时序图:,6.2.时序逻辑电路的分析方法,6.3 若干常用的时序逻辑电路,6.3.1 寄存器和移位寄存器,可寄存一组二进制数码的逻辑部件,叫寄存器,是由触发器构成的,只要有置位和复位功能,就可以做寄存器,如基本SR锁存器、D触发器、JK触发器等等。一个触发器可以存1位二进制代码,故N位二进制代码需要N个触发器。,根据存放数码的方式不同分为并行和串行两种:并行方式就是将寄存的数码从各对应的输入端同时输入到寄存器中;串行方式是将数码从
11、一个输入端逐位输入到寄存器中。根据取出数码的方式不同也可分为并行和串行两种:并行方式就是要取出的数码从对应的各个输出端上同时出现;串行方式是被取出的数码在一个输出端逐位输出;根据有无移位功能寄存器也常分为数码寄存器和移位寄存器。,一 、寄存器(数码寄存器),6.3.1 寄存器和移位寄存器,74LS75是由同步SR触发器构成的D触发器构成的,电路图如图6.3.1所示。由于在CP1期间,输出会随D的状态而改变,图6.3.1,由于D触发器是由同步SR触发器构成的,故在时钟clk1期间,Q 随D 改变,RD为清零端,此寄存器为并行输入/并行输出方式。在CLK时,将D0 D3数据存入,与此前后的D状态无
12、关,而且由异步置零(清零)功能。,6.3.1 寄存器和移位寄存器,74HC175为由CMOS边沿触发器构成的4位寄存器,其逻辑电路如图6.3.2所示。,图6.3.2,其中:,D0 D3为并行数据输入端;,CLK为寄存脉冲输入端,移位寄存器不仅具有数码存储功能,还具有移位的功能,即在移位脉冲的作用下,依次左移或右移。故移位寄存器除了寄存代码外,还可以实现数据的串行并行转换、数值运算以及数据处理等。,1.由D触发器构成的4位移位寄存器(右移):,电路如图6.3.3所示。,二 、移位寄存器,6.3.1 寄存器和移位寄存器,图6.3.3,因为触发器由传输延迟时间tpd,所以在CLK到达时,各触发器按前
13、一级触发器原来的状态翻转。,图6.3.3,6.3.1 寄存器和移位寄存器,其中D1为串行输入端, D0为串行输出端,Q3 Q0为并行输出端,CLK为移位脉冲输入端,其状态表为,6.3.1 寄存器和移位寄存器,图6.3.3,其波形图为,6.3.1 寄存器和移位寄存器,2.由JK触发器构成的移位寄存器,电路如图6.3.4所示,其分析原理同上,不同的是JK触发器的寄存是在移位脉冲的下降沿发生的。,6.3.1 寄存器和移位寄存器,3. 双向移位寄存器74LS194A:,(1) 逻辑图形符号及功能表:如图6.3.5所示。,6.3.1 寄存器和移位寄存器,其中:,DIR数据右移串行输入端,DIL数据左移串
14、行输入端,D0D3数据并行输入端,Q0Q3数据并行输出端,S1、S0工作状态控制端,6.3.1 寄存器和移位寄存器,图6.3.6,(2)扩展:由两片74LS194A构成8位双向移位寄存器,如图6.3.6 所示,6.3.1 寄存器和移位寄存器,例6.3.1试分析图6.3.7所示电路的分频系数为多少。输出端为箭头所示。,解:分频系数为26=12,6.3.1 寄存器和移位寄存器,6.3.2 计数器,在计算机和数字逻辑系统中,计数器是最基本、最常用的部件之一。它不仅可以记录输入的脉冲个数,还可以实现分频、定时、产生节拍脉冲和脉冲序列等。,计数器的分类如下:,*按计数容量分:二进制计数器、十进制计数器、
15、六十进制等,*按时钟分:同步计数器、异步计数器,*按计数过程中数字增减分:加法计数器、减法计数器和可逆计数器,*按计数器中的数字编码分:二进制计数器、二-十进制计数器和 循环码计数器等,一 、同步计数器,1.同步二进制计数器,(1)加法计数器:,6.3.2 计数器,原理:根据二进制加法运算规则可知:在多位二进制数末位加1,若第i 位以下皆为1时,则第i 位应翻转。,由此得出规律,若用T 触发器构成计数器,则第i位触发器输入端Ti 的逻辑式应为:,图6.3.8为4位同步二进制计数器的逻辑电路。每个触发器都是联成T 触发器。,a.驱动方程,6.3.2 计数器,b. 状态方程:,T触发器的特性方程为
16、,则状态方程为,c.输出方程:,6.3.2 计数器,d. 状态转换表:,6.3.2 计数器,e.状态转换图:,6.3.2 计数器,f.时序图:,6.3.2 计数器,g.逻辑功能:,(1)由于每输入16个CLK 脉冲触发器的状态一循环,并在输出端C产生一进位信号,故为16进制计数器。若二进制数码的位数为n,而计数器的循环周期为2n,这样计数器又叫二进制计数器。将计数器中能计到的最大数称为计数器的容量,为2n1.,(2) 计数器有分频功能,也把它叫做分频器。若CLK脉冲的频率为 f0 , 则由16进制计数器的时序图可知,输出端Q0、Q1、Q2、Q3的频率为f0 / 2、f0 / 4、f 0 / 8
17、、f0 / 16.,6.3.2 计数器,*中规模集成的4位同步二进制计数器74161(74LS161):,其逻辑图形符号及功能表如图6.3.9所示。,6.3.2 计数器,注:74161和74LS161只是内部电路结构有些区别。74LS163也是4位二进制加法计数器,但清零方式是同步清零,(2)减法计数器:,6.3.2 计数器,原理:根据二进制减法运算规则可知:在多位二进制数末位减1,若第i 位以下皆为0时,则第i 位应翻转。,由此得出规律,若用T 触发器构成计数器,则第i 位触发器输入端Ti 的逻辑式应为:,电路和状态表如图6.3.10所示每个触发器都是联成T 触发器。,6.3.2 计数器,(
18、3)可逆计数器74LS191,加/减脉冲用同一输入端,由加/减控制线的高低电平决定加/减计数。74LS191就是单时钟方式的可逆计数器,其图形符号和功能表如图6.3.11所示。,6.3.2 计数器,a.单时钟方式,其中:LD异步置数端;S 计数控制端 U / D加减计数控制端; C / B进位/借位输出端 D0 D3预置数输入端; Q0 Q3计数输出端,6.3.2 计数器,注:,6.3.2 计数器,CLKI计数脉冲输入端,上升沿动作;,CLKO串行时钟输出端,它等于(CLK ISC/B),即允许计数,且当C/B=1时,在下一个CLKI上升沿到达前CLKO端有一个负脉冲输出。,74LS193为双
19、时钟加/减计数器,一个时钟用作加法计数脉冲,一个时钟用作减法计数脉冲,其图形符号和功能表如图6.3.12所示。,b.双时钟方式,6.3.2 计数器,基本原理:在四位二进制计数器基础上修改,当计到1001时,则下一个CLK电路状态回到0000。,6.3.2 计数器,2. 同步十进制计数器:,加法计数器,a. 驱动方程:,6.3.2 计数器,其电路如图6.3.13所示。,图6.3.13,b. 状态方程和转换图为:,6.3.2 计数器,有效循环,计数器能自启动,*中规模集成同步十进制计数器74160 (74LS160 ):,74160 (74LS160 ) 逻辑符号和功能表如图6.3.14所示。,注
20、:74LS160为十进制计数器,故进位脉冲是在1001时出现的,而161为十六进制,进位脉冲是在1111时出现的。,6.3.2 计数器,减法计数器,基本原理:对二进制减法计数器进行修改,在0000时减“1”后跳变为1001,然后按二进制减法计数就行了。,6.3.2 计数器,驱动方程:,其逻辑电路如图6.3.15所示,6.3.2 计数器,图6.3.15,状态转化图为:,6.3.2 计数器,能自启动,十进制可逆计数器74LS190:,其逻辑图形符号及功能表如图6.3.16所示。,注:74LS190为单时钟十进制可逆计数器,除了74LS190外,还有74LS168、CC4510,还有双时钟类型的74
21、LS192、CC40192等。,6.3.2 计数器,二 、异步计数器,1.异步二进制加法计数器,6.3.2 计数器,原则:每1位从“1”变“0”时,向高位发出进位,使高位翻转,构成方法:触发器接成计数器形式,时钟CLK加在最低位,高位脉冲接在低位的Q 端或Q 端。在末位+1时,从低位到高位逐位进位方式工作。,图6.3.17是由JK触发器构成的异步3位二进制加法计数器的逻辑电路。波形如图所示,6.3.2 计数器,图6.3.17,异步二进制减法计数器,6.3.2 计数器,构成方法:触发器接成计数器形式,时钟CLK加在最低位,高位脉冲接在低位的Q 端或Q 端。在末位-1时,从低位到高位逐位借位方式工
22、作。,原则:每1位从“0”变“1”时,向高位发出进位,使高位翻转,图6.3.18是由JK触发器构成的异步3位二进制加法计数器的逻辑电路。波形如图所示,6.3.2 计数器,图6.3.18,2. 异步十进制计数器,6.3.2 计数器,原理:在4位二进制异步加法计数器上修改而成,要跳过1010 1111这六个状态,由JK触发器构成的异步十进制计数器,其逻辑电路如图6.3.19所示,其状态表及时序图与同步十进制计数器相同。,图6.3.19,6.3.2 计数器,*二五十进制异步计数器74LS290:,其逻辑符号及功能表如图6.3.20所示,6.3.2 计数器,其逻辑符号及功能表如图6.3.21所示,6.
23、3.2 计数器,三、任意进制计数器的构成方法,若已有N进制计数器(如74LS161),现在要实现M进制计数器,6.3.2 计数器,N进制,M进制,1. MN的情况,在N进制计数器的顺序计数过程中,若设法使之跳过(NM)个状态,就可以得到M进制计数器了,其方法有置零法(复位法)和置数法(置位法)。,6.3.2 计数器,a. 置零法:,置零法适用于置零(有异步和同步)输入端的计数器,如异步置零的有74LS160、161、191、190、290,同步置零的有74LS163、162,其工作原理示意图如图所示。,若原来的计数器为N进制,初态从S0开始,则到 SM1为M个循环状态。若清零为异步清零,故提供
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