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1、第一章 MATLAB 概述,2.1 可编程逻辑器件概述,2.1.1 PLD的发展进程 最早的可编程逻辑器件出现在20世纪70年代初,主要是可编程只读存储器(PROM)和可编程逻辑阵列(PLA)。 一般把超过某一集成度的PLD器件称为CPLD,采用ROM工艺,编程次数在一万次左右; FPGA器件采用逻辑单元阵列结构和静态随机存取存储器工艺,集成度高,可无限次反复编程。,表2.1 Altera系列产品主要性能,Xilinx公司在1985年推出了世界上第一块现场可编程门阵列(FPGA)器件。 Xilinx系列产品主要性能如表2.2所示。,表2.2 Xilinx系列产品主要性能,20世纪90年代初,
2、Lattice公司推出了在系统可编程大规模集成电路(ispLSI),公司成立于1983年,是E2CMOS 技术的开拓者,发明了GAL器件。 Lattice公司目前的pLSI/ispLSI器件主要有6个系列:pLSI/ispLSI1000、2000、3000、5000、6000和8000系列,如表2.3所示。,表2.3 Lattice系列产品主要性能,2.1.2 PLD的种类及分类方法 目前生产PLD的厂家主要有Xilinx、Altera、Atemel、AMD、AT&T、Intel、Motorola、TI(Texas Instrument)等。 常见的PLD产品有:PROM、EPROM、EEPR
3、OM、PLA、FPLA、PAL、GAL、CPLD、EPLD、EEPLD、HDPLD、FPGA、pLSI、ispLSI、ispGAL和ispGDS等。,1从结构的复杂程度分类 PLD和复杂PLD(CPLD) 低密度PLD和高密度PLD(HDPLD)。 2从互连结构上分类 确定型 统计型,3从可编程特性上分类 从可编程特性上可将PLD分为一次可编程和重复可编程两类。一次可编程的典型产品是PROM、PAL和熔丝型FPGA,其他大多是重复可编程的。 4从可编程器件的编程元件上分类 最早的PLD器件(如PAL)大多采用的是TTL工艺; 后来的PLD器件(如GAL、EPLD、FPGA及ISP器件)都采用M
4、OS工艺。,2.2 复杂可编程逻辑器件(CPLD) (Complex Programmable Logic Devices),2.2.1 CPLD的基本结构 CPLD的基本结构由即可编程逻辑宏单元,可编程输入/输出单元和可编程内部连线组成。,1逻辑阵列宏单元 在较早的CPLD中,由结构相同的逻辑阵列组成宏单元模块。输入项有专用输入端和I/O端组成。 图2.1中,所有竖线为逻辑单元阵列的输入线,每个单元各有9条横向线,称为积项线(乘积项)。 在每条输入线和积项线的交叉处设有一个EPROM单元进行编程。实现输入项与乘积项的连接关系。,图2.1 逻辑阵列单元结构图,1)乘积项数目不同的逻辑阵列单元
5、图2.2所示是一个具有12个专用输入端和10个I/O端的CPLD,共有10个逻辑阵列单元,分成5个逻辑单元对,各对分别由不同数量的乘积项组成。,图2.2 积项线数不同的逻辑阵列单元,2. I/O控制模块 CPLD中的I/O控制模块,基本上每个模块都由输出极性转换电路、触发器和输出三态缓冲器三部分及与它们相关的选择电路所组成。,1)与PAL器件相兼容的I/O模块 如图2.4所示,可编程逻辑阵列中每个逻辑阵列逻辑单元的输出都通过一个独立的I/O控制模块接到I/O端,通过I/O控制模块的选择实现不同的输出方式。 根据编程选择,各模块可实现组合逻辑输出和寄存器输出方式。,图2.4 与PAL兼容的CPL
6、D的I/O控制模块结构,2) 与GAL器件相兼容的I/O模块输出宏单元 如图2.5所示,从逻辑阵列单元输出的积项和首先送到输出宏单元(OMCOutput Macro Cell)的输出极性选择电路,由EPROM单元构成的可编程控制位来选择该输出极性(原码或它的补码)。 每个OMC中还有由EPROM单元构成的两个结构控制位,根据构形单元表,OMC可实现如图2.6所示的4种不同的工作方式。,图2.5 OMC结构图,图2.6 OMC的4种不同的工作方式,3) 触发器可编程的I/O模块 4) 具有两路积项和输入与两个触发器结构的I/O控制模块 5) 具有三路积项和输入与两个触发器的I/O控制模块,2.2
7、.2 Altera 公司的器件产品 Altera公司的产品在我国有较多的用户,如EPF10、EP220、EP224、EP6010、EP1810等产品应用广泛。 1FLEX10K系列器件(实际上是FPGA) FLEX10K系列器件是高密度阵列嵌入式可编程逻辑器件。这类器件最大可达10万个典型门,5392个寄存器;采用0.5 m CMOS SRAM工艺制造;具有在系统可配置特性;在所有I/O端口中有输入/输出寄存器;3.3 V或5.0 V工作模式。 MAX+plus开发系统提供软件支持。,表2.4 FLEX10K (EPF10K1010K100)器件特性,FLEX10K器件的结构类似于嵌入式门阵列
8、。 每个FLEX10K器件包含一个实现存储和专用逻辑功能的嵌入阵列和一个实现一般逻辑的逻辑阵列。 嵌入阵列和逻辑阵列的结合提供了嵌入式门阵列的高性能和高密度,可以使设计者在某个器件上实现一个完整的系统。,嵌入阵列由一系列嵌入阵列块(EAB)构成。实现存储功能时,每个EAB提供2048比特,可以用来完成RAM、ROM、双口RAM或者FIFO功能。 逻辑阵列由逻辑块(LAB)构成。每个LAB包含8个逻辑单元和一个局部连接。 每个逻辑单元有一个4输入查找表、一个可编程触发器和一个实现进位和级联功能的专用信号路径。,图2.10给出了FLEX10K的结构框图。每组LE连接到LAB,LAB被分成行和列,每
9、行包含一个EAB。LAB和EAB由快速通道互相连接。IOE位于行通道和列通道的两端。,图2.10 FLEX10K的结构框图,1) 嵌入阵列块(EABEmbed Array Block) 嵌入阵列块是一种在输入、输出端口上带有寄存器的灵活RAM电路,用来实现一般门阵列的宏功能,适合实现乘法器、矢量标量、纠错电路等功能。 Altera的MAX+plus 软件自动连接EAB,以满足设计者的RAM规格要求。,2) 逻辑阵列块(LABLogic Array Block) FLEX10K的逻辑阵列块包括8个逻辑单元、相关的进位链和级联链、LAB控制信号以及LAB局部互连线。如图2.12所示。 LAB构成了
10、FLEX10K结构的“粗粒度”构造,可以有效地布线,并使器件的利用率和性能提高。,图2.12 FLEX10K的LAB,3) 逻辑单元(LELogic Elements) LE是FLEX10K结构里的最小逻辑单位,它很紧凑,能有效地实现逻辑功能。 每个LE含有一个4输入的LUT(Look Up Table查找表)、一个可编程的具有同步使能的触发器、进位链和级联链,如图2.13所示。 LUT是一种函数发生器,它能快速计算4个变量的任意函数。,图2.13 FLEX10K的LE,LE中的可编程触发器可设置成D、T、JK或RS触发器。 LE有两个驱动互连通道的输出引脚:一个驱动局部互连通道,另外一个驱动
11、行或列快速互连通道。这两个输出可被独立控制。 FLEX10K的结构提供了两条专用高速通路,即进位链和级联链,它们连接相邻的LE但不占用通用互连通路。 进位链提供LE之间非常快(0.2 ns)的进位功能。 利用级联链,FLEX10K可以实现扇入很多的逻辑函数。,4) 快速通道互连 在FLEX10K的结构中,快速通道互连提供LE和I/O引脚的连接,它是一系列贯穿整个器件的水平或垂直布线通道。 这个全局布线结构即使在复杂的设计中也可预知性能。而在FPGA中的分段布线却需要开关矩阵连接一系列变化的布线路径,这就增加了逻辑资源之间的延时并降低了性能。,5) I/O单元(IOEIn /Out Elemen
12、ts) 一个I/O单元(IOE)包含一个双向的I/O缓冲器和一个寄存器。寄存器可作输入寄存器使用,这是一种需要快速建立时间的外部数据的输入寄存器。 IOE可用作输入、输出或双向引脚。MAX+plus编译器利用可编程的反相选项,在需要时可以自动将来自行、列连线带的信号反相。图2.16表示了FLEX10K的I/O单元(IOE)。,图2.16 FLEX10K的I/O单元(IOE),行到IOE的连接 当IOE用作输入信号时,它可以驱动两个独立的行通道。该行中的所有LE都可访问这个信号。如图2.17所示。,图2.17 FLEX10K行到IOE的连接,列到IOE的连接 当IOE作为输入时,可驱动两个独立的
13、列通道。IOE作为输出时,其输出信号由一个对列通道进行选择的多路选择器驱动。如图2.18所示。,图2.18 FLEX10K列到IOE的连接,2FLEX8000系列器件 FLEX8000系列器件是高密度阵列嵌入式可编程逻辑器件系列,采用0.5 m CMOS SRAM工艺制造;具有在系统可配置特性;在所有I/O端口中有输入/输出寄存器;3.3 V或5.0 V工作模式。 由Altera公司的MAX+plus开发系统提供软件支持。,FLEX8000系列的结构包含一个大规模的紧凑型逻辑单元积木块矩阵。 每个逻辑单元(LELogic Element)含有一个4输入查找表(LUTLook Up Table)
14、和一个可编程寄存器。前者提供实现组合逻辑功能,后者具有时序逻辑能力。LE的这种细区组结构可高效地实现逻辑功能。8个LE组合成一个逻辑阵列块(LABLogic Array Block)。FLEX8000器件特性如表2.5所示。,表2.5 FLEX8000器件特性,FLEX8000系列器件的结构如图2.19所示。 LAB按行、列排序,构成逻辑阵列。每个LAB由8个LE组成,为行、列两端的输入/输出单元(IOEI/O Elements)提供I/O端口。 每个IOE包含一个双向I/O缓冲器和一个可用作输入/输出寄存的触发器。,在FLEX8000器件内以及送到和来自器件引脚的信号互连,由快速通道互连(F
15、ast Track Interconnect)来实现。 下面对FLEX8000器件的逻辑单元、逻辑阵列块、快速通道互连和输入/输出单元作进一步的说明。,图2.19 FLEX8000系列器件的结构,1) 逻辑单元(LE) 逻辑单元是FLEX8000器件结构中最小的逻辑单位,它们有紧凑的排列并提供高效的逻辑利用。每个LE含有一个4输入查找表(LUT)、一个可编程触发器、一个进位链路和一个级联链路,如图2.20所示。,图2.20 FLEX8000的LE,LUT是一个函数发生器,它能快速计算4变量的任意函数。 LE内的可编程触发器可配置为D、T、JK或SR工作模式。触发器上的时钟、清零和预置控制信号,
16、可由专用输入引脚、通用I/O端口或任何内部逻辑来驱动。 FLEX8000器件结构提供两个专用高速数据通路:进位链路和级联链路。它们连接相邻的LE,而不占用局部互连资源。,2) 逻辑阵列块(LAB) 每个逻辑阵列块(LAB)含有8个LE及相应的进位和级联链路、LAB控制信号和LAB局部互连。如图2.21所示。,3) 快速通道互连 在FLEX8000器件结构中,LE和器件I/O引脚的连接,由快速通道互连实现。快速通道互连是一系列连续的水平和垂直布线通路,贯穿整个器件。这种结构提供了可预测的性能。 相反,在FPGA器件中的分段布线,需要用转接矩阵来连接多段布线通路,这样将增加逻辑资源间的延时,因而降
17、低了器件性能。,图2.21 FLEX8000器件的LAB,图2.22 一个LE驱动行和列互连,4) 输入/输出单元(IOE) 图2.23表示输入/输出单元(IOE)的框图。I/O端口可作为输入、输出或双向端口。每个I/O端口有一个寄存器,它可用作外部数据的输入寄存器,也可用作输出寄存器。MAX+plus编译软件能根据需要自动地反相行、列互连的信号。 每个IOE有一个输出缓冲器,它具有可调整的输出转移速率,可配置为低噪声或高速度性能。,图2.23 IOE结构图,3MAX9000系列 MAX9000系列器件的特性可参见FLEX10K系列及表2.6的说明,器件结构可参见FLEX8000系列及图2.2
18、4图2.27。,表2.6 MAX9000器件特性,图2.24 MAX9000器件结构图,图2.25 MAX9000器件的逻辑阵列单元,图2.26 MAX9000器件的宏单元和局部阵列,图2.27 MAX9000器件的输入/输出单元,2.3 现场可编程门阵列 (FPGA),FPGA现场可编程门阵列 (Field Programmable Gate Array)的简称。FPGA器件及其开发系统是开发大规模数字集成电路的重要技术。 FPGA器件内部的结构为可编程逻辑单元阵列LCA(Logic Cell Array),LCA 包括:可配置逻辑模块CLB(Configurable Logic Block
19、)、输入输出模块IOB(Input Output Block)和内部连线(Interconnect)三个部分。,2.3.1 FPGA器件的结构 目前,Xilinx公司的FPGA芯片分为XC2000、XC3000/XC3100、XC4000、XC5000、XC6200、XC8100、Spartan、Virture等系列。前3个系列是三代渐进而兼容的FPGA产品,它们包含多种规格,如密度大小、速度高低、温度范围、封装形式等,形成了系列产品。,1XC3000/XC3100系列的LCA结构 这类LCA结构包含5个完全兼容的FPGA产品系列:XC3000、XC3000A、XC3000L、XC3100、X
20、C3100A。它们提供一组高性能、高密度数字集成电路,排列规则,组合灵活,可扩展和用户可编程的阵列结构包含一组配置程序存储器和3类可配置单元:周边的I/O模块、CLB核心阵列和互连资源,如图2.28所示。,图2.28 XC3000系列的LCA结构,1) 可配置逻辑块(CLBConfigurable Logic Block) XC3000和XC3100的CLB结构是相同的,如图2.29所示。,图2.29 XC3000/XC3100系列的CLB结构,CLB的组合逻辑部分使用321(或162)查找表(Look up Table)存储器来实现布尔函数。从5个逻辑输入和两个内部触发器输入中选择的变量作为
21、查找表的输入。 该组合逻辑单元的延时是固定的,与实现的逻辑函数的复杂程度无关,也就是说,该组合函数发生器对逻辑的复杂程度没有限制,只与输入变量的数目有关。,图2.30 XC3000系列CLB的组合逻辑功能,2) 输入/输出模块(IOBInput/Output Block) 每个IOB为器件的外部封装引脚与内部用户逻辑之间提供一个可编程接口。 每个IOB单元具有两个触发器、两根时钟输入线、输入门限检测缓冲器、三态控制的输出缓冲器、上拉电阻及一组程序控制存储单元。,图2.31 XC3000系列的IOB,3) 配置存储单元(Configuration Memory) 基本的存储单元由两个CMOS反相
22、器和一个用于读写数据的开关晶体管组成。 在配置期间,只写入数据; 在读回期间,只读出数据。 在正常工作模式,开关晶体管处于OFF状态,不影响单元的稳定性。 如图2.32所示。,图2.32 配置存储单元,4) 可编程互连(Programmable Interconnect) LCA内部的可编程互连线是连接各模块的通道,形成由多个CLB、IOB组成的功能电路。 布线资源主要由两层金属线段网和可编程单元(即转接矩阵Switch Matrix和可编程互连点Programmable Interconnection Polins(PIPs)所组成。 互连线类型:通用互连、直接互连和长线。,(1) 通用互连
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