Chipworks拆解基于台积电28nm HPL工艺的赛灵思Kintex.doc
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1、Chipworks拆解基于台积电28nm HPL工艺的赛灵思KintexChipworks制程分析室的研究人员对使用台积电28nm HPL制程工艺(基于gatelast HKMG技术)制作的赛灵思Kintex-7 FPGA芯片进行了工艺 解剖,这是分析报告。由于我们过去曾经先后分析过Intel前后两代采用gatelast HKMG工艺制作的45nm至强处理器和32nmWestmere处理器两款产品,因此这次我们当然会将台积电的类似产品与其进行对比分析;同样,我们还会回顾我们去年秋季对松下采用gatefirst HKMG工艺制作的Uniphier芯片的分析结果。台积电Gate last HKMG
2、 28nm HPL制程产品:赛灵思Kintex-7我们首先从赛林思的Kintex-7 FPGA产品入手吧!Kintex家族产品是赛林思最近推出的28nm制程7系列FPGA芯片中的中端产品,该系列产品的设计诉求是达到最高的性能价格比,保持芯片的性能与其前代Virtex-6产品类似,但价格则减至前者的一半左右。1-互联层,关键尺寸分析数据:如图1所示,Kintex-7系列产品采用了11层金属互联层的设计,其中属于1x层的有第1-4层金属层,节距为96nm左右,这也是我们目前为止所见节距最小的产品。赛灵思 Kintex-7 FPGA产品互连层纵剖图根据我们初步的分析结果,栅极触点节距(Contact
3、ed gate pitch)为118nm,最小栅长则为33nm左右,当然由于置换栅技术的采用,我们无从准确地知道原始的多晶硅伪栅极的宽度,而这个宽度才是真正用于在自对准工艺中定义漏源极的重要尺寸。2-Layout分析:图2的顶视图则显示台积电在这款芯片中采用了限制条件较为严格的电路布局设计准则,过去在有关gatefirst和gatelast优劣的辩论中,类似的话题也曾被经常提及。图中可见这款产品采用了单向式布局(即通常所说的1D Layout,电路图像仅朝同一个方向延伸,与之相对的是曼哈顿式布局即通常所说的2D Layout,图像可朝水平和垂直方向延伸),并采用了许多虚拟栅来保证光刻尺寸变异性
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