FPGA的理想的复位方法和技巧.doc
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1、FPGA的理想的复位方法和技巧在 FPGA 设计中,复位起到的是同步信号的作用,能够将所有的存储元件设置成已知状态。在数字电路设计中,设计人员一般把全局复位作为一个外部引脚来实现,在加电的时候初始化设计。全局复位引脚与任何其它输入引脚类似,对 FPGA 来说往往是异步的。设计人员可以使用这个信号在 FPGA 内部对自己的设计进行异步或者同步复位。不过在一些提示和技巧的帮助下,设计人员可以找到更加合适的复位结构。理想的复位结构可以改善 FPGA 中器件的利用率、时序和功耗水平。了解触发器复位行为在深入探讨复位技术之前,有必要了解 FPGA Slice 内触发器行为。基于赛灵思 7 系列架构的 F
2、PGA 器件的每个Slice中含有 8 个寄存器,所有这些寄存器都是 D 类触发器。这些触发器共享一个通用的控制集。触发器控制集的组成包括时钟输入(CLK)、高电平有效芯片使能端 (CE) 和高电平有效 SR 端口。触发器中的 SR 端口既可用作同步置位/复位端口,也可用作异步预设/清除端口(见图1)。推断触发器的 RTL 代码也能推断触发器准备使用的复位类型。当复位信号出现在 RTL 过程的敏感列表中时,该代码就会推断异步复位(如图 2a所示)。随后综合工具将推断出一个触发器,该触发器的 SR 端口被配置为预设或清除端口(用 FDCE 或者 FDPE 触发器原语来表示)。在 SR 端口被断言
3、后,触发器的输出会被立即强制赋予给触发器的 SRVAL 属性。在同步复位的情况下,综合工具推断出的触发器,其 SR 端口被配置为置位或复位端口(用FDSE 或 FDRE 触发器原语来表示)。SR 端口被断言后,触发器的输出将在时钟周期的下一个上升沿被强制赋予给触发器的 SRVAL 属性。此外,还可以把触发器的输出初始化为 INIT 属性规定的值。在配置过程中,当全局置位/复位 (GSR) 信号被断言时,INIT 值就会被加载到触发器。赛灵思 FPGA 中的触发器能够同时支持异步的和同步的复位与置位控制。但是,底层触发器每次只能实现一个设置/重设/预设/清除。如果为 RTL 代码中的多个设置/重
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