FPGA约束的详细介绍.doc
《FPGA约束的详细介绍.doc》由会员分享,可在线阅读,更多相关《FPGA约束的详细介绍.doc(2页珍藏版)》请在三一文库上搜索。
1、FPGA约束的详细介绍1、约束的目的介绍FPGA约束原理,理解约束的目的为设计服务,是为了保证设计满足时序要求,指导FPGA工具进行综合和实现,约束是Vivado等工具努力实现的目标。所以首先要设计合理,才可能满足约束,约束反过来检查设计能否满足时序。主要涉及到xilinx vivado xdc约束语法,给出对应的ISE ucf 语法。另外quatus的语法和xdc几乎兼容,原理都一样。时序约束中最基本的是时钟,时钟有抖动(jitter),偏移(skew),占空比失真(duty cycle distorTIon)三种特性。1、抖动,分为周期抖动(cycle jitter),周期差抖动(cycl
2、e to cycle jitter)和长期抖动(long term jitter)。2、偏移和时钟线的长度,时序单元的负载电容和个数有关。FPGA的全局时钟采用全铜工艺和树状结构,偏移非常小,可以忽略。3、占空比失真就是高低电平不对称,会吞噬时序裕量。2、基本的时钟约束最简单的情况,设计只有一个时钟。这时候需要对这个时钟的周期进行约束,(当然也可以对占空比进行约束,默认为50%)。如果不对时钟进行约束,我们就不知道自己的设计是否时序收敛。简单的说,比如系统时钟是200M的,那么周期就是5ns,也就是说信号从一个寄存器出来,经过了一系列的组合逻辑,要在下一个时钟的上升沿到来之前被目的寄存器采样到
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- FPGA 约束 详细 介绍
链接地址:https://www.31doc.com/p-3251979.html