Xilinx可编程逻辑器件设计与开发(基础篇)连载11:Spartan.doc
《Xilinx可编程逻辑器件设计与开发(基础篇)连载11:Spartan.doc》由会员分享,可在线阅读,更多相关《Xilinx可编程逻辑器件设计与开发(基础篇)连载11:Spartan.doc(2页珍藏版)》请在三一文库上搜索。
1、Xilinx可编程逻辑器件设计与开发(基础篇)连载11:Spartan2.1.3 时钟管理器(CMT)Spartan-6 CMT是一个灵活、高性能的时钟管理模块。它位于芯片中央、垂直的全局时钟网络旁。如图2-17所示,它包含一个PLL和两个DCM。图2-17 Spartan-6 FPGA CMT片内布局图一、 DCMSpartan-6中的DCM与Spartan-3中的类似,如图2-18所示,同样由4部分组成。图2-18 DCM 功能结构图(1) 延时锁相环(DLL)。DLL 延时锁相环可以根据输入时钟去除DCM 的输出时钟歪斜,以完全消除时钟分布延迟。其原理是将时钟输入(CLKIN)与一个反馈
2、输入(CLKFB)进行比较,然后控制延迟线选择器,通过在DLL 路径中加入合适的延迟直到CLKIN 与CLKFB 重合。DLL 输入时钟是CLKIN 和CLKFB,输出时钟信号是CLK0、CLK90、CLK180、CLK270、CLK2X、CLK2X180 和CLKDV。(2) 数字频率综合器(DFS)。DFS有两个用户寄存器,用来设置相对于输入时钟(CLKIN)倍频(CLKFX_MULTIPLY)和分频(CLKFX_DIVID)系数。DFS可以单独使用,还可以和DLL一起配合使用;如果DFS不和DLL一起使用,CLKIN和DFS输出之间没有对应的相位关系。DFS的输出为CLKFX和CLKFX
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- Xilinx 可编程 逻辑 器件 设计 开发 基础 连载 11 Spartan
链接地址:https://www.31doc.com/p-3275313.html