Xilinx可编程逻辑器件设计与开发(基础篇)连载21:Spartan.doc
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1、Xilinx可编程逻辑器件设计与开发(基础篇)连载21:Spartan为了更好的控制时钟,Virtex-6器件分成若干个时钟区域,最小器件有6个区域,最大器件有18个区域。每个时钟区域高40个CLB。在时钟设计中,推荐使用片上专用的时钟资源,不推荐使用本地时钟(如逻辑产生的时钟)。每个Virtex-6的中间列包含了专门配置引脚(CFG),该列的其余区域为CLB。其右边排列着一个CMT列。每个区域(40个CLB高)对应一个CMT。一个CMT包含2个混合模式时钟管理单元(MMCM),还有32个垂直全局时钟树。每个时钟区域的中间方向有一个时钟行(HROW),包含12个水平时钟线,6个BUFR和最多1
2、2个BUFH。Virtex-6的时钟资源图如图5-7所示。每个Virtex-6 FPGA中间列的左右两边各有一个I/O列,分别标号为IOCL和IOCR,I/O列和中间列之间是CLB。每个区域/BANK的中间有一个水平时钟行(HROW),HROW包含水平时钟线、BUFG和BUFH。内部I/O列包含8个全局时钟引脚对(GC),所有的I/O列包含4个Clock-Capable引脚对(CC),可以连到BUFIO和BUFR。每个BANK的4个CC中的两个可以连到相邻区域的BUFIO上。另外,中间列的BUFR和CC脚可以直接驱动同一个区域的MMCM,或者间接通过垂直全局时钟线驱动BUFG。Virtex-6
3、器件的片内时钟资源为片内的同步元件提供时钟,片内时钟资源有3种类型,分别是全局时钟资源、区域时钟资源、I/O时钟资源。图5-7 Virtex-6的时钟资源图一、 全局时钟资源全局时钟是一种专用互连网络,它可以降低时钟歪斜、占空比失真和功耗,提高抖动容限。Virtex-6的全局时钟资源设计了专用时钟缓冲与驱动结构,从而使全局时钟到达CLB、IOB和BRAM的延时最小。全局时钟资源由以下通路和组件构成。二、 全局时钟输入Virtex-6全局时钟输入包含专用的全局时钟输入管脚和全局输入缓冲器。全局时钟输入管脚可以直接连接外部单端或差分时钟;全局输入缓冲器(IBUFG)是FPGA内部与专用全局时钟输入
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