Xilinx可编程逻辑器件设计与开发(基础篇)连载20:Spartan.doc
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1、Xilinx可编程逻辑器件设计与开发(基础篇)连载20:Spartan5.1.1 可配置逻辑模块(CLB)CLB是实现时序电路和组合电路的主要逻辑资源。Virtex-6每个CLB模块里包含2个SLICE,每个CLB通过交换矩阵与外部通用逻辑阵列相连,如图5-2和图5-3所示。CLB中的两个SLICE之间没有直接连接。图5-2 CLB 里的SLICE 排列图5-3 CLB 的位置排列在Virtex-6中,SLICE 分为SLICEX、SLICEL 和SLICEM 三种,SLICEX不具有存储功能,也没有进位链;SLICEL不具有存储功能,但包含进位链;SLICEM 具有存储/移位寄存器功能,也包
2、含进位链。每个SLICE包含4个LUT 和8个存储单元。这些基本单元能提供逻辑、算术和ROM功能。除了这些基本功能,还有一些SLICE具有分布式RAM和移位寄存器功能,这些SLICE又被称为SLICEM。CLB 可以实现表5-1 所示功能。SLICE结构图如图5-4(a)和图5-4(b)所示,每个SLICE包含逻辑函数发生器(即LUT)、存储元件、多功能多路复用器(MUXF)、进位逻辑和算法单元(MULT_AND)等资源。(a)SLICEM(b)SLICEL一、 查找表(LUT)Virtex-6 FPGA的函数发生器由6输入查找表实现。每个LUT有6个独立输入(A1-A6)和2个独立输出(O5
3、 和O6),可以实现任意6 输入布尔函数。同时每个LUT 在相同的输入情况下,也可以实现2 个任意5 输入布尔函数。如果是6 输入函数,仅有O6 输出。O5 和O6 分别对应两个5 输入函数发生器的输出,在这种情况下,A6 由软件设置为高电平。LUT 的延时与所实现的函数无关。LUT 可以实现组合逻辑、ROM、分布式RAM、移位寄存器等功能。(1) 组合逻辑:所有的LUT 可以实现任意6 输入布尔函数。(2) ROM:所有的LUT 可以实现一个641 位ROM。有三种配置方式,分别是ROM641、ROM1281 和ROM2561。SLICEM 和SLICEL 中的ROM 可以级联成更宽或者更深
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