Xilinx可编程逻辑器件设计与开发(基础篇)连载24:Spartan.doc
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1、Xilinx可编程逻辑器件设计与开发(基础篇)连载24:Spartan5.1.5 DSP 模块XtremeDSP为了适应越来越复杂的DSP运算,Virtex-6中嵌入了功能更强大的DSP48E1 SLICE,简化的DSP48E1模块如图5-16所示。图5-16 简化的DSP48E1模块DSP48E1兼容Virtex-5的DSP48E,而且在两方面有所增强。带D寄存器的25位预加器,增加A通道的能力。在切换乘法(A*B)和加法(A:B)操作时,INMODE控制支持平衡流水线。图5-16为简化的DSP48E1模块框图,从图中可以看出,算术部分包含一个25位预加器、一个2518二进制补码乘法器、3个
2、48位的多路复用器,跟随一个48位符号可扩展的加法器/减法器/累加器或者2输入逻辑单元。如果使用了2输入逻辑单元,则此乘法器不能再被使用。DSP48E1的数据和控制输入连接到算术和逻辑部分。A和B输入通道上有两级流水线寄存器;D和AD(AD为预加器内的中间寄存器)输入通道上有一级流水线寄存器。其他数据和控制输入通道也有一级流水线寄存器。最高操作频率可达600MHz。大部分情况下,加法器/减法器/逻辑单元的输出是其输入的函数。输入由MUX、进位选择逻辑和乘法器阵列驱动。对应公式如下所示。Adder/Sub输出= (Z (X + Y + CIN)或(-Z + (X + Y + CIN) 1)DSP
3、48E1的内部结构如图5-17所示,主要由以下几部分组成。图5-17 DSP48E1内部结构图一、 输入端口(1) 输入端口A、B、C和D。每个DSP48 SLICE有4个输入数据口A、B、C和D,A口30位宽,B口18位宽,C口48位宽,D口25位宽。A口、D口和预加器的逻辑如图5-18所示;B口逻辑如图5-19所示。A口的25位和B口18位数据是25位18位乘法器输入。每个DSP48E1能完成乘加、乘减等操作。A口和B口可以合并跳过乘法器作为多路选择器X的输入。A口和B口可以合并成48位宽的数据和48位宽的C口一起实现48位的加法/减法。DSP48E1 SLICE提供了两个级联数据输入通道
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