毕业设计(论文)-基于EDA技术下的数字频率计的设计.doc
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1、河南工程学院毕业设计(论文) 基于 EDA 技术下的数字频率计的设计 学生姓名 晓 系 ( 部) 电 子 信 息 工 程 系 系 专 业 应 用 电 子 技 术 指导教师 2008 年 04 月 20 日 河南工程学院毕业设计(或论文) I 摘摘 要要 传统的设计方法来设计数字频率计,只能把具有固定功能的元器件像搭积木一样来进行 设计,这样使用的元器件比较多,而且电路实物相当复杂。而本文则是采用现代电子技术中 “自顶向下”的设计方法。借助于 EDA 软件中 Altera 公司开发的 MAX+PLUS 2 设计软件来实 现数字频率计数器的主电路及限幅整形电路,时基电路,数码管译码电路,电源等电路
2、的设计。 使用 EDA 工具进行设计,可以在不改变硬件电路的基础上,对系统进行改进,还可以进一步提 高系统的性能。由于 EDA 技术是借助于计算机设计和可编程逻辑器件等条件下而进行的高 端设计,所以逐渐成为电子系统设计者的主流。本文的数字频率计数器是直接用十进制数字 来显示被测信号频率的一种测量装置。它不仅可以测量正弦波、方波、三角波、尖脉冲信号和 其它具有周期特性的信号的频率,而且还可以测量它们的周期。所以设计每一个环节都比较 直观简单,特别是可以从原理图输入和语言输入方式中看出。由于该电路经 EWB 仿真软件的 测试,足以证明利用 EDA 技术来设计数字频率计数器是数字设计系统中较理想的一
3、种。因为 用 EDA 技术设计的数字频率计具有高速、精确、可靠、抗干扰性强和现场可编程等优点。所 以本文贯穿于 EDA 设计软件来进行数字频率计数器的设计。 关键词关键词: 数字频率计 EDA可编程器件原理图输入语言输入 河南工程学院毕业设计(或论文) II Abstract The traditional design approach to designing digital frequency dollars, only to have a fixed function of the same components as Da Jimu to design, the use of suc
4、h components more, but a complex circuit in kind. The paper is the use of modern electronic technology in the “top-down“ design. With EDA software developed by Altera MAX + PLUS 2 design software to achieve digital frequency counter the main circuit and limiting plastic circuit, time-base circuit, t
5、he decoding of digital circuits, power and other circuit design. The use of EDA tools to design, you can not change the hardware circuit on the basis of improving the system, can further improve system performance. As EDA design technology is through the use of computers and programmable logic devic
6、es, and other conditions under which the high-end design, it has gradually become the mainstream of the electronic system designers. This paper is a direct digital frequency counter with decimal figures to show that the measured frequency signal a measuring device. It not only can measure the sine w
7、ave, square, triangular wave, a sharp pulse and other characteristics of a cycle of the frequency signal, but can also measure their cycle. Therefore, every step of the design are relatively simple intuitive, especially from the principle of input and language input in that way. As the circuit by EW
8、B test simulation software, as evidenced by EDA technologies to design digital frequency counter is a digital design system in a more satisfactory. EDA design technology used because the number of frequency of a high-speed, accurate, reliable and strong anti-interference and field-programmable advan
9、tages. Therefore, this paper through the EDA design software for the design of digital frequency counter. Key words: Digital DesignEDAprogrammable device the principle of importationlanguage input 河南工程学院毕业设计(或论文) III 目 录 前前 言言1 第一章第一章 数字频率计数器的设计原理数字频率计数器的设计原理2 第一节数字频率计的设计方法2 第二节数字频率计数器的设计原理3 第三节 数字频
10、率计单元电路的功能4 第二章第二章 可编程逻辑器件的内部电路分析与设计可编程逻辑器件的内部电路分析与设计5 第一节 内部电路的总体分析5 第二节 控制信号产生电路的设计6 一、控制信号的说明6 二、控制信号的逻辑描述7 三、控制信号产生电路的符号图9 第三节 十进制加法计数器的设计9 第四节 计数锁存电路的设计11 一、锁存器的原理11 二、锁存器的语言输入方式11 第五节数字显示译码电路的设计12 第六节 可编程逻辑器件内部模块的顶层原理图及符号13 一、可编程逻辑器件顶层原理总述13 二、可编程逻辑器件顶层原理图及符号14 第三章第三章数字频率计的外围电路及工作原理数字频率计的外围电路及工
11、作原理15 第一节输入放大电路15 第二节 限幅整形电路16 一、限幅电路的原理16 二、整形电路的原理16 第三节时基信号产生电路17 第四节 芯片系统的完成19 结束语结束语20 河南工程学院毕业设计(或论文) IV 参考文献参考文献21 致致 谢谢22 河南工程学院毕业设计(或论文) 1 前前 言言 本文使用的 EDA 设计工具是 Altera 公司的 MAX+PLUS 2 设计软件,它是一个完全集 成化,但又独立,易学易用的可编程逻辑器件(CPLD)的设计软件。它开放的界面,多平 台,硬件描述语言(VHDL)等功能深受用户喜欢。提供了 FPGA/CPLD 的设计仿真和烧写 环境,使 F
12、PGA 或 CPLD 这些逻辑器件很好的服务于这类设计软件。利用 EDA 设计软件可 将设计好的程序写入相关器件,如同自行设计集成电路一样,可节省开发的费用和时间,是 目前使用极为广泛的 EDA 开发工具之一。可编程逻辑器件(CPLD)在应用时可通过 PCB 板上的可编程逻辑器件的逻辑接口,与外部实物电路配合,因而得到一定功能的系统电路。 这样的系统电路在外部电路一定时,可以只用改变可编程逻辑器件(CPLD)内部输入的语 言程序,就可使该电路完成不同的功能,实现不同的功用。它的应用和发展不仅简化了电路 设计,降低了成本,提高了系统的可靠性和保密性,而且给数字系统的设计方法带来了革命 性的变化。
13、而本文设计的数字频率计数器是借助于 EDA 设计软件下的 MAX+PLUS 2 软件的 原理图输入方式和硬件描述语言输入方式等多种输入方式相结合的方法来完成 4 位数字频率 计的设计。 河南工程学院毕业设计(或论文) 2 第一章 数字频率计数器的设计原理 第一节数字频率计的设计方法 传统的数字频率计数器的设计是建立在传统的数字电路设计方法上进行的“自底向上” 的设计,这样设计的系统是采用标准的集成电路,像搭积木一样,堆积于电路板上,通过设 计电路板来完成传统数字频率计数器的设计。设计好后的数字频率计数器所用的器件多,体 积大,所占的面积比较广,而且功能比较固定,不易对于系统进行改善等给使用者带
14、来诸多 的麻烦和不便。而本次设计的数字频率计数器是在可编程逻辑器件(CPLD)半导体器件和 EDA 开发工具的基础上,采用现代的设计方法而进行的“自顶向下”进行设计。(如下图 1.1 所示) TOP-down 行 为 设 计 结 构 设 计 逻 辑 设 计 电 路 设 计 版 图 设 计 图 1 .1 “自顶向下“的现代电路设计方法 河南工程学院毕业设计(或论文) 3 本文设计的数字频率计数器的基本原理是用一个频率稳定度极高的频率源作为基准时 钟,而对比测量其他信号的频率。通常情况下首先计算出每秒钟内待测信号的脉冲个数,此 时我们称闸门时间为 1 秒。闸门时间也可以大于或小于 1 秒。闸门时间
15、越长,得到的频率值 就越准确,但闸门时间越长,则每测一次频率的间隔就越长,闸门时间越短测得频率值刷新 就越快,但测得的精度将受影响。 对于设计一个 4 位数字频率计数器要求测量的频率信号范围是 1-9999KHz,由数码显示 电路显示 被测量的结果,同时还要求测量值能被及时更新,于时本设计就采用了专用的 EPM7128SLC84-15 这种可编程逻辑器件作为设计的主体芯片,要在该芯片中实现测频控制 信号发生电路、十进制计数器、锁存、译码等电路及部分外围辅助电路的编写和设计。 第二节数字频率计数器的设计原理 在计算每秒钟内待测信号的脉冲个数时,这就要求测频控制信号发生器的计数使能信号 能产生一个
16、 1S 脉宽的周期信号,并对频率计的每一个计数器的使能端进行同步控制。如果 是使能信号的高电平到来时允许计数,如果是使能信号的低电平到来时停止计数,并保持锁 定所计的数。在停止计数期间,首先要有一个锁存信号的上升沿将计数器在前 1S 的计数值 锁存进 16 位的锁存器中,并由外部的 7 段译码器译出并稳定显示。锁存信号之后,必须有 一个清零信号对计数器进行清零,为下一秒的计数操作做充分的准备。 测频控制信号发生器的工作时序(如图 2.2 下图所示)。为了产生这个时序图,需首先建 立一个由 D 触发器构成的二分频器,在每次时钟信号 CLK 上升沿到来时,使其值翻转。 其中控制信号时 CLK 的频
17、率取 1HZ,而使能信号的脉宽恰好为 1S,可以用作闸门信号。 此时根据测频时序要知道可得出锁存信号 LOAD 和清零信号 CLR 的逻辑描述,由(下图 2.1 所示)可知。在计数完成后,即计数使能信号在 1S 内的高电平后,得用其反相值的上跳沿产 生一个锁存信号 LOCK,经过 0.5S 后 ,清零信号 CLR 产生一个清零信号的上升沿。 根据上述要求首先设计出 4 位数字频率计数器的总体框图(如图 2.1 所示) 河南工程学院毕业设计(或论文) 4 数 码 显 视 电 路 CPLD 可编程逻辑器件 EPM7128SLC84-15 控制信号产生电路 5V 电 源 电 路 时 基 电 路 输入
18、放大器 限 幅 整 形 电 路Ui 图 2.1 数字频率计数器的原理框图 CLK CLR CS LOCK 图 2.2 测频控制信号发生器的工作时序 第三节 数字频率计单元电路的功能 1)5V 稳压电源:通过稳压电路给整机的电路提供可靠和稳定的工作电压。 河南工程学院毕业设计(或论文) 5 2)输入放大器:顾名思义对输入较弱的信号进行放大,对较强的信号可以抑制,使进入数 字频率计数器的信号为正确的数字波形,避免产生不必要的错误来影响计数器的正常使用。 3)限幅整形电路:用以限止一些不符合要求的一些波形,它将整形后的波形作为可编程逻 辑器件(CPLD)芯片中十进制计数模块的计数信号,使信号的前沿更
19、陡峭、波形更好。 4)时基电路:这是决定频率计数器精度的非常重要一部分。因此振荡频率的准确性对于本 电路是相当重要的,如果不稳定,会造成对计数的错误、误计等等造成不必要的损失。提供 准确的计数时间 T。晶振产生一个振荡频率稳定的脉冲,通过分频整形、门控双稳后,产生 所需宽度的基准时间 T 的脉冲,又称闸门时间脉冲。 注意注意:分频器一般采用计数器完成,计数器的模即为分频比。 5)控制信号产生电路:将被测信号变换为可计数的窄脉冲,其输出受闸门脉冲的控制。控 制信号产生电路的功能要求对时基电路送入的 8HZ的 CLK 信号进行十进制计数,用计数器 的 4 个输出 QD,QC,QB,QA 周期性的产
20、生 3 个控制信号,然后分别去实现各自的控制。 6)数码管显示电路:将所测得的频率数值通过译码显示等操作,显示到最终的数码管中, 以方便用户读出被测的频率值。 7)可编程逻辑器件 EPM7128SLC84-15:该芯片内部输入着已经编制好的十进制计数器,16 位锁存器等逻辑电路。测频控制信号发生器的实物图或源程序与 PCB 板中,可编程逻辑器 件接口对接,以实现自身的功能。 第二章 可编程逻辑器件的内部电路分析与设计 第一节 内部电路的总体分析 本系统采用“自顶向下“的现代电子技术设计方法,首先从系统级设计入手,在顶层进 行功能方框图的划分和结构设计,分解出各种不同的子系统,使其具有相应的功能
21、,该设计 方法可以使设计者能够在早期就能发现结构中的错误,提高设计的一次成功率。因此在本文 中采用该方法是设计数字频率计数器是一种最佳选择(下图 3.1 所示)的即为可编辑逻辑器件 (CPLD)根据设计要求得到的顶层系统的设计框图。 河南工程学院毕业设计(或论文) 6 图 3.1 可编程逻辑器件(CPLD)顶层设计框图 控 制 信 号 产 生 电 路 十 进 制 计 数 电 路 锁 存 器 译 码 器 锁存信号 LOCK CLR 清零信号CS 闸门信号 CLK(8Hz) CLKin 第二节 控制信号产生电路的设计 一、控制信号的说明 在图 3.2 中对于控制信号产生电路的功能要求是外部电路产生
22、的送入,即时基信号产生 电路送入的 8HZ的 CLK 信号,进行十进制计数。对于用来计数的 4 个输出 QD,QC,QB,QA,会去周期性的产生 3 个控制信号,使其对应的去控制. 这三个控制信号是: a) 闸门信号 CS(也称计数控制信号):控制计数模块的计数和停止,计数控制信号的 闸门信号 CS 的高电平部分正好是 1S,在这期间,计数模块所计到的数值即为被测频 率。即 CS 的低电平部分是计数模块停止计数时间,停止计数并保持其所计的数,在 河南工程学院毕业设计(或论文) 7 停止计数期间首先需要一个锁存信号 LOCK 的上升沿将计数器在前 1S 的计数值锁存 在 16 位的锁存器中,并由
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