毕业设计(论文)-基于VHDL的语音数字钟的设计.doc
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1、毕毕业业设设计计(论论文文) 题目: 基于 VHDL 的语音数字 钟的设计 学 院 物理科学与工程技术 专 业 电子信息 班 级 08 电信 学 号 姓 名 指导老师 二 O 一一年 九 月 二十 日 I 摘 要 本设计主要研究基于 VHDL 的语音数字钟的设计,该数字钟具有年、月、 日、时、分、秒计数显示功能,以 24 小时循环计数;具有校对功能、整点 报时以及清零、使能功能。 本设计主要是在介绍了 EDA 及 VHDL 一些相关基本知识的基础上,进一 步采用 EDA 技术,以硬件描述语言 VHDL 为系统逻辑描述手段设计文件,在 Max+plusII 工具软件环境下,采用自顶向下的设计方法
2、,由各个基本模块 共同构建了一个多功能语音数字钟,最后通过仿真出时序图实现预定功能。 其中,重点叙述了数字钟的设计原理和分模块实现的方法,详细介绍了各 模块的设计程序并给出了各模块的波形仿真图及分析,最后通过在 Max+plusII 上进行时序仿真,调试运行,在硬件测试后,验证了所设计的 系统达到了预先设计目标。 通过这次的设计更进一步地增强了实验的动手能力,对数字钟的工作 原理及 EDA 技术也有了更加透彻的理解。 关键词:VHDL EDA 数字钟 仿真图 II The Design of a Voice Digital Clock Based on VHDL Abstract The de
3、sign for a multi-functional digital clock, with a year, month, day, hours, minutes and seconds count display to a 24-hour cycle count; have proof functions and the whole point timekeeping function. The design is mainly the introduction of the EDA and some related basic knowledge of VHDL, based on th
4、e further use of EDA technology, hardware-description language VHDL description logic means for the system design documents, in MaxplusII tools environment, a top-down design, by the various modules together build a voice digital clock. Finally, a timing diagram of the simulation to achieve the inte
5、nded function. Describes the key design principles and digital clock sub-module approach. Finally,by Max + plusII on timing simulation, debugging and running, by the hardware testing, the two systems designed are verified to realize the advanced design goal. Through this experimental design further
6、enhances the ability of the digital clock works and EDA technology has a more thorough understanding. Keywords: VHDL EDA digital clock Simulation diagram III 目 录 第一章绪论 .1 1.1 选题背景 .1 1.1.1 课题相关技术的发展1 1.1.2 课题研究的必要性2 1.2 课题研究的内容.2 第二章 EDA 概述 .3 2.1 EDA 简介 3 2.2 可编程逻辑器件 FPGA 3 2.3 硬件描述语言 VHDL 4 2.3.1
7、VHDL 的特点.5 2.3.2 VHDL 的设计结构.6 2.3.3 VHDL 的设计步骤.6 2.4 MAX+plus 概述7 第三章 数字钟的设计要求及总体设计 .8 3.1 设计要求 .8 3.2 总体设计.8 3.2.1 设计框图8 3.2.2 设计原理图9 3.3 设计原理10 3.4 各模块及其功能 10 3.5 端口引脚名称 11 第四章 VHDL 程序设计.12 4.1 分频模块 12 4.2 软件设计 13 4.2.1 SECOND 模块13 4.2.2 MINUTE 模块15 4.2.3 HOUR 模块17 4.2.4 扫描模块 18 4.2.5 显示模块.20 4.2.
8、6 定时闹钟模块.21 4.2.7 日计数模块 .23 4.2.8 月计数模块 25 4.2.9 年计数模块 27 4.3 硬件测试及说明 30 4.3.1 顶层模块原理图.30 IV 4.3.2 电子钟基本功能仿真结果.31 4.3.3 硬件测试说明.32 4.3.4 结论.32 第五章 总结 33 参考文献 .35 致 谢 36 1 第一章 绪论 现代社会的标志之一就是信息产品的广泛使用,而且是产品的性能越 来越强,复杂程度越来越高,更新步伐越来越快。支撑信息电子产品高速 发展的基础就是微电子制造工艺水平的提高和电子产品设计开发技术的发 展。前者以微细加工技术为代表,而后者的代表就是电子设
9、计自动化 (electronic design automatic,EDA)技术。 本设计采用的VHDL是一种全方位的硬件描述语言,具有极强的描述能 力,能支持系统行为级、寄存器传输级和逻辑门级三个不同层次的设计; 支持结构、数据流、行为三种描述形式的混合描述、覆盖面广、抽象能力 强,因此在实际应用中越来越广泛。ASIC是专用的系统集成电路,是一种 带有逻辑处理的加速处理器。而FPGA是特殊的ASIC芯片,与其他的ASIC芯 片相比,它具有设计开发周期短、设计制造成本低、开发工具先进、标准 产品无需测试、质量稳定以及可实时在线检测等优点。 钟表的数字化给人们生产生活带来了极大的方便,而且大大地
10、扩展了 钟表原先的报时功能。诸如定时自动报警、定时启闭电路、定时开关烘箱、 通断动力设备,甚至各种定时电气的自动启用等,所有这些,都是以钟表 数字化为基础的。因此,研究数字钟及扩大其应用,有着非常现实的意义。 这次设计的内容就是在了解 VHDL 语言的一些基本语法和概念的基础上, 进一步应用 VHDL,在 MAX+ plus II 的环境下设计一个电子钟,最后通过 仿真出时序图实现预定功能。 1.1 选题背景 本节将从 EDA 应用开发技术与数字钟技术发展的客观实际出发,通过 对该技术发展状况的了解,以及课题本身的需要,指出研究基于 VHDL 系统 数字钟的设计与实现的必要性。 1.1.1 课
11、题相关技术的发展 当今电子产品正向功能多元化,体积最小化,功耗最低化的方向发展。 它与传统的电子产品在设计上的显著区别师大量使用大规模可编程逻辑器 件,使产品的性能提高,体积缩小,功耗降低。同时广泛运用现代计算机 技术,提高产品的自动化程度和竞争力,缩短研发周期。EDA 技术正是为了 2 适应现代电子技术的要求,吸收众多学科最新科技成果而形成的一门新技 术。 美国 ALTERA 公司的可编程逻辑器件采用全新的结构和先进的技术,加 上 MaxplusII(或最新的 QUARTUS)开发环境,更具有高性能,开发周期短等 特点,十分方便进行电子产品的开发和设计。 EDA 技术,技术以大规模可编程逻辑
12、器件为设计载体,以硬件描述语言 为系统逻辑描述主要表达方式,以计算机、大规模可编程逻辑器件的开发 软件及实验开发系统为设计工具,通过有关的开发软件,自动完成用软件 的方式设计的电子系统到硬件系统的逻辑编译,逻辑化简,逻辑分割,逻 辑映射,编程下载等工作。最终形成集成电子系统或专用集成芯片的一门 新技术。 本设计利用 VHDL 硬件描述语言结合可编程逻辑器件进行的,并通过数 码管动态显示计时结果。数字钟可以由各种技术实现,如单片机等.利用可 编程逻辑器件具有其他方式没有的特点,它具有易学,方便,新颖,有趣, 直观,设计与实验项目成功率高,理论与实践结合紧密,体积小,容量大, I/O 口丰富,易编
13、程和加密等特点,并且它还具有开放的界面,丰富的设计 库,模块化的工具以及 LPM 定制等优良性能,应用非常方便。因此,本设 计采用可编程逻辑器件实现。 1.1.2 课题研究的必要性 现在是一个知识爆炸的新时代。新产品、新技术层出不穷,电子技术 的发展更是日新月异。可以毫不夸张的说,电子技术的应用无处不在,电 子技术正在不断地改变我们的生活,改变着我们的世界。在这快速发展的 年代,时间对人们来说是越来越宝贵,在快节奏的生活时,人们往往忘记 了时间,一旦遇到重要的事情而忘记了时间,这将会带来很大的损失。因 此我们需要一个定时系统来提醒这些忙碌的人。数字化的钟表给人们带来 了极大的方便。近些年,随着
14、科技的发展和社会的进步,人们对数字钟的 要求也越来越高,传统的时钟已不能满足人们的需求。多功能数字钟不管 在性能还是在样式上都发生了质的变化,有电子闹钟、数字闹钟等等。 1.2 课题研究的内容 本设计主要研究基于 VHDL 的语 3 音数字钟的设计,要求时间以 24 小时为一个周期,显示时、分、秒。具有 校时、报时功能以及清零、使能功能。 3 第二章 EDA 概述 2.1 EDA 简介 20 世纪 90 年代,国际上电子和计算机技术较先进的国家,一直在积极 探索新的电子电路设计方法,并在设计方法、工具等方面进行了彻底的变 革,取得了巨大成功。在电子技术设计领域,可编程逻辑器件(如 CPLD、F
15、PGA)的应用,已得到广泛的普及,这些器件为数字系统的设计带 来了极大的灵活性。这些器件可以通过软件编程而对其硬件结构和工作方 式进行重构,从而使得硬件的设计可以如同软件设计那样方便快捷。这一 切极大地改变了传统的数字系统设计方法、设计过程和设计观念,促进了 EDA 技术的迅速发展。 EDA 是电子设计自动化( Electronic Design Automation)的缩写, 在 20 世纪 90 年代初从计算机辅助设计( CAD)、计算机辅助制造 (CAM)、计算机辅助测试( CAT)和计算机辅助工程( CAE)的概念发 展而来的。EDA 技术就是以计算机为工具,设计者在EDA 软件平台上
16、, 用硬件描述语言 HDL 完成设计文件,然后由计算机自动地完成逻辑编译、 化简、分割、综合、优化、布局、布线和仿真,直至对于特定目标芯片 的适配编译、逻辑映射和编程下载等工作。 EDA 技术的出现,极大地提 高了电路设计的效率和可操作性,减轻了设计者的劳动强度。 这些器件可以通过软件编程而对其硬件结构和工作方式进行重构, 从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改 变了传统的数字系统设计方法、设计过程和设计观念,促进了EDA 技 术的迅速发展。 2.2 可编程逻辑器件FPGA FPGA是现场可编程门阵列(Field Programmable Gate Array)的简称,
17、 与之相应的CPLD是复杂可编程逻辑器件(Complex Programmable Logic Device)的简称,两者的功能基本相同,只是实现原理略有不同,所以有 时可以忽略这两者的区别,统称为可编程逻辑器件或 4 CPLD/PGFA。CPLD/PGFA几乎能完成任何数字器件的功能,上至高性能CPU, 下至简单的74电路。它如同一张白纸或是一堆积木,工程师可以通过传统 的原理图输入或硬件描述语言自由的设计一个数字系统。通过软件仿真可 以事先验证设计的正确性,在PCB完成以后,利用CPLD/FPGA的在线修改功 能,随时修改设计而不必改动硬件电路。使用CPLA/FPGA开发数字电路,可 以大
18、大缩短设计时间,减少PCB面积,提高系统的可靠性。这些优点使得 CPLA/FPGA技术在20世纪90年代以后得到飞速的发展,同时也大大推动了 EDA软件和硬件描述语言HDL的进步。 2.3 硬件描述语言 VHDL 硬件描述语言 HDL(HardwareDescriptionLanguage)诞生于 1962 年。HDL 是用形式化的方法描述数字电路和设计数字逻辑系统的语言。 主要用于描述离散电子系统的结构和行为。与 SDL(SoftwareDescriptionLanguage)相似,经历了从机器码(晶体管 和焊接)、汇编(网表)、到高级语言( HDL)的过程。 VHDL 翻译成中文就是超高速
19、集成电路硬件描述语言 ,他诞生于 1982 年。最初是由美国国防部开发出来供美军用来提高设计的可靠性和 缩减开发周期的一种使用范围较小的设计语言。 1987 年底,VHDL 被 IEEE 和美国国防部确认为标准硬件描述语言 。自 IEEE 公布了 VHDL 的 标准版本,IEEE-1076(简称 87 版)之后,各 EDA 公司相继推出了自己 的 VHDL 设计环境,或宣布自己的设计工具可以和VHDL 接口。此后 VHDL 在电子设计领域得到了广泛的接受,并逐步取代了原有的非标准的 硬件描述语言。 1993 年,IEEE 对 VHDL 进行了修订,从更高的抽象层次 和系统描述能力上扩展 VHD
20、L 的内容,公布了新版本的 VHDL,(即 IEEE 标准的 1076-1993 版本)主要是应用在数字电路的设计中。现在, VHDL 和 Verilog 作为 IEEE 的工业标准硬件描述语言,又得到众多EDA 公司 的支持,在电子工程领域,已成为事实上的通用硬件描述语言。有专家 认为,在新的世纪中, VHDL 于 Verilog 语言将承担起大部分的数字系 统设计任务。 目前,它在中国的应用多数是用 FPGA/CPLD/EPLD 的设 计中。当然在一些实力较为雄厚的单位,它也被用来设计 ASIC。 5 VHDL 主要用于描述数字系统的结构,行为,功能和接口。除了含有 许多具有硬件特征的语句
21、外, VHDL 的语言形式和描述风格与句法是十分 类似于一般的计算机高级语言。 VHDL 的程序结构特点是将一项工程设计, 或称设计实体(可以是一个元件,一个电路模块或一个系统)分成外部 (或称可是部分,及端口 )和内部(或称不可视部分),既涉及实体的 内部功能和算法完成部分。在对一个设计实体定义了外部界面后,一旦 其内部开发完成后,其他的设计就可以直接调用这个实体。这种将设计 实体分成内外部分的概念是 VHDL 系统设计的基本点。 2.3.1 VHDL 的特点 应用 VHDL 进行系统设计,有以下几方面的特点 : 1)功能强大 VHDL 具有功能强大的语言结构。它可以用明确的代码描述复杂的控
22、 制逻辑设计。并且具有多层次的设计描述功能,支持设计库和可重复使 用的元件生成。 VHDL 是一种设计、仿真和综合的标准硬件描述语言。 2)可移植性 VHDL 语言是一个标准语言,其设计描述可以为不同的EDA 工具支 持。它可以从一个仿真工具移植到另一个仿真工具,从一个综合工具移 植到另一个综合工具,从一个工作平台移植到另一个工作平台。此外, 通过更换库再重新综合很容易移植为ASIC 设计。 3)独立性 VHDL 的硬件描述与具体的工艺技术和硬件结构无关。设计者可以不 懂硬件的结构,也不必管最终设计实现的目标器件是什么,而进行独立 的设计。程序设计的硬件目标器件有广阔的选择范围,可以是各系列的
23、 CPLD、FPGA 及各种门阵列器件。 4)可操作性 6 由于 VHDL 具有类属描述语句和子程序调用等功能,对于已完成的设 计,在不改变源程序的条件下,只需改变端口类属参量或函数,就能轻 易地改变设计的规模和结构。 5)灵活性 VHDL 最初是作为一种仿真标准格式出现的,有着丰富的仿真语句和 库函数。使其在任何大系统的设计中,随时可对设计进行仿真模拟。所 以,即使在远离门级的高层次(即使设计尚未完成时),设计者就能够 对整个工程设计的结构和功能的可行性进行查验,并做出决策。 2.3.2 VHDL 的设计结构 VHDL 描述数字电路系统设计的行为、功能、输入和输出。它在语法 上与现代编程语言
24、相似,但包含了许多与硬件有特殊关系的结构。 VHDL 将一个设计称为一个实体 Entity(元件、电路或者系统), 并且将它分成外部的可见部分(实体名、连接)和内部的隐藏部分(实 体算法、实现)。当定义了一个设计的实体之后,其他实体可以利用该 实体,也可以开发一个实体库。所以,内部和外部的概念对系统设计的 VHDL 是十分重要的。 外部的实体名或连接由实体声明 Entity 来描述。而内部的实体算 法或实现则由结构体 Architecture 来描述。结构体可以包含相连的多 个进程 process 或者组建 component 等其他并行结构。需要说明的是, 它们在硬件中都是并行运行的。 2.
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