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1、于争 高速电路电源完整性设计 电源网2013年度(深圳)技术研讨会 2013年11月23日 电源分配系统(PDN)构成 从单板角度看,PDN系统由下列元素构成: PCB 上:VRM、大电容、小电容、电源平面、地平面 IC封装内:电容、电源网络、地网络 电源分配系统(PDN)两大功能 为芯片提供满足要求的电源 电源模块选型 去耦电容 磁珠(LC)滤波 电源分割 为信号提供返回路径 合理安排信号参考平面 合理安排布线层 本主题重点介绍去耦电容问题 电源对Multi-Gbps差分互连的影响 高速Serdes 对电源噪声非常敏感 电源分配系统设计不好,误码率会急剧增大 较好的电源较差的电源 电源噪声对
2、时钟抖动的影响 电源噪声增大时钟抖动。 电源噪声改变翻转阈值,而影响延迟 改变输出阻抗,由于寄生RC效应而影响延迟 电源噪声对时钟抖动的影响 电源噪声恶化时钟频谱 高旁瓣,产生抖动 开关电源供电常见现象 电源分配系统设计的挑战 信号速率提高,电压越来越低,容许电源波动越来越小。 复杂系统,功耗越来越大,板内单电压轨道电流常达到几十安培。 芯片功能及性能增加,电压轨道越来越多,种类增多,要求更多的电 源分割。而由于成本压力,可用电地平面减少。另一方面布线密度增 大,信号层可用铺铜空间减少。 多个电流需求不同的芯片共用电源,抑制电源噪声变得更加困难。 板级电源分配系统设计好坏已成为至关重要的制约因
3、素。 电源噪声的产生(1) 稳压电源芯片本身的输出不恒定,会有一定的波纹。 电源噪声的产生(2) 稳压电源无法实时响应负载快速变化的电流需求 电源模块响应速度跟不上电流需求变化速度,出现电压跌落 电源噪声的产生(3) 铜平面并非理想导体,直流电阻,分布电感,分布电容 电源路径和地路径都不是透明的, 存在一定的阻抗。 负载瞬态电流在该阻抗上产生压降,从芯片来看是噪声。 余量有多大? 芯片Datasheet给出的容许电压变化范围? 以1.8V为例,要求供电电压变化范围不能超过5% to +10%。 余量有多大? 理想情况 稳压源输出值不精确 供电路径上直流压降 平面去耦 所有电容都接入芯片附近的电
4、地平面,所有电容共同作用压低局部区 域的电源噪声。 优点:电容布局方便容易实现 Target Impedance 目标阻抗( Target Impedance )定义 Target Impedance 控制阻抗即可 控制电压波动 目标阻抗设计方法 在一定频率范围内,使PDN系统阻抗小于目标阻抗。 常导致过度设计。虽不完美,但易于操作,是目前最流行的方法。 在频域使用! why? 实际电容的特性 实际电容存在寄生参数 ESR:等效串联电阻 ESL:等效串联电感(寄生电感) 实际电容阻抗特性 电容的自谐振频率 25MHz之前,电压滞后电流,电容特性 25MHz之后,电压超前电流,电感特性 25MH
5、z频点,电压电流同相,电阻特性 “V”型阻抗曲线 电容的频域特性 0.041 0.0 02 3 0.4 F ESR ESLnH = = 封装 自谐振频率点是区分电容是 容性还是感性的分界点。 高于谐振频率时,“电容不 再是电容”,电容已经变成 了电感。 电容的频率选择特性 当芯片有瞬态电流需求时,去耦电容要 立刻给予补偿,电容上流过补偿电流。 如果电容的Q值很大,可以流过电容的 补偿电流频段就会很窄,因此影响电容 的去耦能力。 通常小电容的Q值高,高频去耦更困难。 安装电感与自谐振频率 安装电感影响 电容的高频去 耦能力 相同容值电容的并联 相同容值电容的并联 形成一个大V型阻抗曲线 两个谐振
6、点之间会怎样? 并联谐振峰 PDN系统阻抗控制的难点 不同容值电容的并联 影响谐振峰的因素(容值差) 29mohm 0.47uF 40mohm 0.1uF 0.5nH 29mohm 0.47uF 98mohm 0.01uF 29mohm 0.47uF 272mohm 0.001uF 0.5nH 0.5nH 0.5nH 0.5nH 0.5nH 减小安装电感是电容安装的基本要求之一 影响谐振峰的因素(电感) 影响谐振峰的因素(ESR) LC RR 并联谐振 频点附近 使用非常多的0.1uF电容 流传很广的去耦方法 结果如何? BIG-V方法 40个0.1uF电容 0402封装 Big-V 阻抗曲线
7、 2个100uF钽电容 40个0.1uF电容 BIG-V方法 使用单一0.1uF容值电容可能会在阻抗曲线上产生非常高的并联谐振 峰,有很大的潜在设计风险。 形象的称谓:地毯式轰炸,野蛮去耦 被神化的0.1uF电容并没有什么超能力 特定条件下可以设计出合格的去耦网络,但不好掌握 Multi-Pole(MP)方法 One per decade,Three per decade 没有本质的区别,唯一的区别在于电容值的间距大小。 两种方法阻抗曲线平坦度不同 Three per decade阻抗曲线更平坦 阻抗曲线特征不同,PDN系统的噪声性能也不同。 由PDN系统的阶跃相应可以估算出最坏情况下的电源波
8、动峰峰值。 虚构的理想系统 MP方法 Big-V方法 10 pp mVV = 16 pp mVV = 20 pp mVV = 性能对比 虚构的系统阻抗曲线很大一段频率内等于目标阻抗,阻抗是最高但噪 声最小。 BIG-V方法在很宽频带内阻抗非常低,却有最大的瞬态噪声。 设计去耦电容的时候,阻抗曲线局部出现极低的阻抗并非好事,会产 生更大的噪声。 几种方法的性能评价 需要什么样的阻抗曲线 设计原则:尽量使阻抗曲线平坦。满足目标阻抗要求情况下不要追求 局部低阻抗。 BIG-V方法:通常和VRM之间产生尖锐的并联谐振峰,并且在自谐振 频率处形成极低的阻抗。因而通常产生很大的瞬态噪声。 MP方法:有多个
9、峰值和谷值,相对平坦,通常情况下瞬态噪声小于 BIG-V。 去耦频率范围问题 PDN系统既包含PCB上的,也包含封装内的部分。 真正有电流需求的节点是Die。 谐振峰后面的阻抗曲线基本不受PCB上去耦电容的影响 需要处理的频率范围和芯片封装内部情况有关。 不同的芯片,要求不同。没有统一的标准。 由芯片厂家提供信息。 封装内电容决定 去耦频率范围问题 合理设计电源树 高度敏感的电源(PLL 及 Analog)单独供电并加滤波 普通电源可以合并 噪声要求类似的可以安全合并 噪声要求相差极大的,最好分开单独供电 合并后各个芯片独自设计滤波网络 密切关注以下类型的电源 Analog 电源 PLL 电源
10、 时钟buffer电源 给高速串行互连提供参考钟的晶振、时钟buffer芯片 电源划分:小心隐藏的风险 芯片A:允许波动30mV,瞬态电流变化0.5A 芯片B:允许波动30mV,瞬态电流变化2A target_ target_B 30 60 0.5 30 15 2 A mV Zm A mV Zm A = = 60|1512 P Zmm= = 电源合并后,阻抗不会超过: 合并后电流需求是二者的和,能否满足电压波动要求? 122.530 P VmAmV= OK 芯片C:允许波动10mV,瞬态电流变化0.1A 芯片D:允许波动50mV,瞬态电流变化1A 电源划分:小心隐藏的风险 target_C t
11、arget_D 10 100 0.1 50 50 1 mV Zm A mV Zm A = = 100|5033.33 P Zm= 电源合并后,阻抗不会超过: 合并后电流需求是二者的和,能否满足电压波动要求? 33.331.136.66 P VmAmV= 芯片C不满足要求,最好分开。 如果合并,芯片C按9m目标 阻抗设计。 target_C 10 9.1 1.1 mV Zm A = 直流压降 是DC情况,电流流过供电回路的直流电阻,产生压降。 导体(铜皮)存在直流电阻。 电阻主要与距离d和铜皮的截面积(过流面积A)有关。 减小直流压降的核心方法:增加过流面积。 使用更厚的铜皮,多层过流。 注意识别过流瓶颈 DC d R A = 直流压降的预估 电源平面和地平面压降都要计算 影响PDN系统性能的其他因素 层叠结构影响PDN系统性能 电地平面合理安排能够改善PDN系统性能 器件布局对PDN系统性能也有重大影响 平面分割方式有些情况下也有较大影响 密集的过孔有时会产生重大影响 层间平面耦合导致不同电源间干扰,恶化性能 不合理的磁珠滤波可能达不到预期效果,甚至是性能恶化 For More Information 于博士信号完整性研究网 机械工业出版社 2013.9
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