一文读懂FPGA中的除法运算及初识AXI总线.doc
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1、一文读懂FPGA中的除法运算及初识AXI总线FPGA中的硬件逻辑与软件程序的区别,相信大家在做除法运算时会有深入体会。若其中一个操作数为常数,可通过简单的移位与求和操作代替,但用硬件逻辑完成两变量间除法运算会占用较多的资源,电路结构复杂,且通常无法在一个时钟周期内完成。因此FPGA实现除法运算并不是一个/号可以解决的。好在此类基本运算均有免费的IP核使用,本人使用的VIVADO 2016.4开发环境提供的divider gen IP核均采用AXI总线接口,已经不再支持naTIve接口。故做除法运算的重点从设计算法电路转变成了调用AXI总线IP核以及HDL中有符号数的表示问题,极大降低了开发难度
2、。以下就上述两个方面进行探讨。VerilogHDL中默认数据类型为无符号数,因此需要数学运算的场合必须要用signed声明,如:reg signed 8-1:0 signal_a;wire signed 32-1:0 signal_b;需要注意一点,FPGA将所有有符号数视为二进制补码形式,运算的结果同样为补码。再来看看除法器IP核配置界面。总共就两页,非常简单。需要重点关注的有三个地方:1 算法实现结构(algorithm type)2 被除数与除数的位宽 3 第二页flow control模式。现来一一说明:就算法结构来说官方文档pg151 LogiCORE IP Product Guid
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- 读懂 FPGA 中的 除法 运算 初识 AXI 总线
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