使FPGA进军ASIC级设计领域的方法步骤.doc
《使FPGA进军ASIC级设计领域的方法步骤.doc》由会员分享,可在线阅读,更多相关《使FPGA进军ASIC级设计领域的方法步骤.doc(2页珍藏版)》请在三一文库上搜索。
1、使FPGA进军ASIC级设计领域的方法步骤不久前发生在ASIC上的问题现又在FPGA上重演。到底是什么问题?那就是布线延迟对于设计性能的主导作用。多年以来,登纳德缩放比例定律(Dennard scaling)增加了晶体管速度,同时摩尔定律的扩展增加了每平方毫米的晶体管密度。糟糕的是对于互联来说其效果正好相反。电线因摩尔定律扩展而变得更细更扁,但速度却变得更慢。最终,晶体管延迟降低到无足轻重的程度,而布线延迟却成为主导。随着FPGA密度的增加以及赛灵思UltraScale All Programmable器件进军ASIC级设计领域,相同的问题又出现了。UltraScale器件经过重新设计后能够克
2、服这种问题,但解决方案却并不方便简单。以下来介绍一下解决方案的各个步骤。步骤1:压缩模块,以使信号无需传送太远。听起来很明确是不是?必要性是新发明的原动力,是时候在UltraScale密度方面采取行动了。UltraScale架构中的CLB已经过重新设计,这样Vivado设计套件就能更高效地将逻辑排列到CLB中。逻辑模块设计使排列变得更加紧密,因此CLB间的布线资源需求量就会变得更少。布线路径也变得更短。UltraScale架构中CLB的变化包括:为CLB中的每个触发器增加专用输入与输出(这样触发器就能单独使用从而实现更高利用率);添加更多触发器时钟使能;为CLB的移位寄存器和分布式RAM组件添
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- FPGA 进军 ASIC 设计 领域 方法 步骤
链接地址:https://www.31doc.com/p-3381911.html