做内层PCB设计需要了解那些内容布局布线和绕等长技术你了解吗.doc
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1、做内层PCB设计需要了解那些内容布局布线和绕等长技术你了解吗点击图片查看详情经常画高速板的同学都知道,10个高速板有9个要绕等长,而且内存出现的频率尤其频繁,整的现在画板子不绕两下都有点不习惯。好在上期给大家介绍了几种快的不能再快的绕等长的方法,用allegro绕等长还是非常任性的。看看下图,多么漂亮,整齐,干净,密密麻麻绕的像一根根肠子似的等长线。内存在高速板中的频繁出现,意味着PCB工程师必须掌握内存的PCB设计,而且还得熟练的掌握,要会对各种信号进行分组,要会选用拓扑结构,要会布局,要会设等长规则.当然还得会绕等长。根据小编多年跳槽面试的经验,内存的设计要求也是经常会被问到的问题之一,1
2、0个面试官有9个会问,而你对答的好坏或者回答问题的深度直接影响到面试官对你的整体印象。以DDR3为例,一般的同学可能会从这些方面去回答:布局:1.考虑BGA可维修性:BGA周边器件5MM禁布,最小3mm;2.DFM 可靠性:按照相关的工艺要求,布局时器件与器件间满足DFM的间距要求;且考虑元件摆放的美观性;3.绝对等长是否满足要求,相对长度是否容易实现:布局时需要确认长度限制,及时序要求,留有足够的绕等长空间;4.滤波电容、上拉电阻的位置等:滤波电容靠近各个PIN放置,储能电容均匀放置在芯片周边(在电源平面路径上);上拉电阻按要求放置(布线长度小于500mil)。布线:1.特征阻抗:单线50欧
3、姆,差分100欧姆;2.数据线每11根(D0D7,DM0,DQS0+/-),(D8D15, DM1,DQS1+/-).以此类推.同组同层,优先以地为参考平面,中间不能夹杂其他任何信号;3.所有信号线少换层,尤其是数据线、时钟线不超过2个过孔,所有信号线间距至少满足3W原则;4.数据线、地址(控制)线、时钟线组间间距保持15mil以上或至少3W;5.所有信号线都不得跨分割,且有完整的参考平面,换层时,如果改变了参考层,要注意考虑增加回流地过孔或退耦电容;6.Vref电源线走线线宽推荐不小于15mil,与同层其他信号线间距最好20mil以上;7.所有DDR信号距离相应参考面边沿至少30-40mil
4、。.等长:1.数据线以DQS为基准等长,地址线、控制线、时钟线为基准等长;2.数据线最大长度尽量不超过2500mil,组内长度误差范围控制在+/-10mil。得益于Write Leveling技术,DQS与时钟线一般无长度误差要求。3.地址线误差范围控制在+/-50mil。.因为内存的设计其实已经很成熟了,对于上述设计要求在各大论坛,网站或者相关书籍上面都可以看得到,对于懂行的面试官来说能回答出来这些,并不能给他带来多大的新鲜感,要想证明自己是一个高级的、资深的、经验丰富的PCB设计工程师,咱还得接着往下吹。比如,我们往期介绍的ODT(On-Die Termination,片内终结),DDR4
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