关于HyperLink编程的性能以及影响性能的参数详解.doc
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1、关于HyperLink编程的性能以及影响性能的参数详解摘要HyperLink为两个KeyStone架构DSP之间提供了一种高速,低延迟,引脚数量少的通信接口。HyperLink的用户手册已经详细的对其进行了描述。本文主要是为HyperLink的编程提供了一些额外的补充信息。同时本文还讨论了HyperLink的性能,提供了在各种操作条件下的性能测试数据。对影响HyperLink性能的一些参数进行了讨论。文章的最后附上对应本文的应用代码。1、HyperLink介绍HyperLink为两片DSP之间提供一种高速、低延迟,引脚数少的通信连接接口。HyperLink的设计速度最高速率支持12.5Gbps
2、,目前在大部分的KeyStone DSPs上,由于受限于SerDes和板级布线,速度接近为10Gbps.HyperLink是TI专有的外设接口。相对于用于高速Serdes接口的传统的8b10b编码方式,HyperLink减少了编码冗余,编码方式等效于8b9b.单片DSP为HyperLink提供4个SerDes通道,所以10Gbps的HyperLink理论吞吐率为10*4*(8/9)= 35.5Gbps= 4.44GB/s.HyperLink使用了PCIE类似的内存映射机制,但它为多核DSP提供了一些更灵活的特性。本文将会使用几个范例来详细解释这一点。本文还讨论了HyperLink的性能,提供了
3、在各种操作条件下的性能测试数据。对影响HyperLink性能的一些因素进行了讨论。2、HyperLink配置本节提供了一些配置HyperLink模块的补充信息。2.1 Serdes配置Serdes必须配置成期望的链接速度。图1表示了输入参考时钟和输出时钟之间的关系。输入参考时钟建议限制在156.25MHz 312.5MHz范围内。Serdes PLL的倍频系数必须合理配置生成的内部时钟(internal clock)限制在1.5625GHz 3.125GHz范围内。最后的链接速度由内部时钟(internal clock)驱动,通过link rate配置来得到。2.2 HyperLink存储映射
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