关于Verilog语言标准层次问题.doc
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1、关于Verilog语言标准层次问题虽然这是一个浮躁的社会,充满着一夜暴富的神话,但是学习技术真的很少存在所谓的捷径。这么说吧,至少贫僧还没有那个本事,完成三周精通某某某的本领。如果有听众还要速成,某家不得不说您老这票错了。小本经营,概不退票啊。急于见到代码的傻弟弟们,实际上属于信心缺失的毛病。和不做系统、结构设计就直接上coding一样,根本不是艺高人胆大,而是信心缺失。第一讲,施主没见到Verilog代码,这一讲里面状况虽然有所改善,但是也好不到那里去:您老还是别妄图做能综合或者仿真的代码,这个最少要等到下一讲。1. 标准层次,简单说明关于Verilog语言的官方标准全称是IEEE Std
2、1364-2001:IEEE Standard Verilog Hardware DescripTIon Language。其中包括27章以及8个附录,真正对于电路设计有用的内容大约1/3的样子。Verilog是一种硬件编程语言,它既是一种结构描述的语言也是一种行为描述的语言,也就是说对于同一功能的物理电路,我们可以用Verilog中提供的数字电路中较为形象的门级结构来描述电路,也可以用更为抽象的一些语句来描述电路,于是乎,我们根据抽象的程度不同,将不同的描述方式进行划分,得到以下几种不同抽象级别的描述方式,其中,从上至下,离真相越来越近,也就是说最形象的是开关级,其次是门级,依次类推,最抽象
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