关于一种具有新型延时单元的鉴频鉴相器的设计.doc
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1、关于一种具有新型延时单元的鉴频鉴相器的设计0 引言电荷泵锁相环(Charge Pump Phase Locked Loop,CPPLL)因其易集成、低功耗、大动态捕获范围和小静态相位误差等优点而广泛应用于侦测、导航、雷达、通信等设备中1-3,其性能直接决定系统各项指标的好坏。典型CPPLL频率合成器由鉴频鉴相器(Phase Frequency Detector,PFD)、电荷泵(CP)、环路滤波器(LPF)、压控振荡器(VCO)和可编程分频器(DIV)组成,如图1所示。PFD是CPPLL的核心部件之一,完成输入参考信号与反馈信号(即VCO经DIV分频后的信号)频率和相位的检测4,产生后级CP充
2、放电电流的开关控制信号。在该控制信号作用下,CP对LPF充放电,使VCO的调谐电压发生相应的变化,进而改变VCO的谐振频率。VCO振荡输出信号经DIV分频后参与鉴频鉴相,由此构成闭环反馈系统,实现锁相倍频功能。通常PFD存在死区效应5,鉴相死区将造成锁相环输出相位抖动,恶化杂散和相噪特性,而减小甚至消除死区效应的主要办法是改进其复位电路,增加延时单元,增大复位延时treset。但treset增大会使鉴相范围减小,捕获速度变慢6。为此,本文基于TSMC 0.18 m RF CMOS工艺,设计了一款具有数控延时单元的PFD,既消除了死区效应,又能保证良好的鉴相范围和捕获速度。同时,采用基于传输门和
3、反相器的数控结构,扩展性和移植性强,对工艺、电压、温度等参数的变化不敏感,具有较强的适应性。1 PFD的工作原理图1中所示PFD是一种典型的三态数字鉴频鉴相器结构,因其电路简单而被广泛应用。该PFD由两个D触发器和一个与非门组成4,实现输入参考信号REF和反馈信号FB频率和相位的比较,输出与之匹配的UP和DN信号,控制电荷泵的工作状态(充电、放电或保持)。假设该PFD初始状态时,REF和FB都为低电平,当REF上升沿先到来时,由其驱动的D触发器被触发,UP变为高电平。当FB上升沿到来时,由其驱动的D触发器被触发,DN变为高电平。此时UP和DN均为高电平,与非门产生复位信号,将两个D触发器复位,
4、UP和DN均变为低电平。上述过程为REF相位超前时的PFD的工作情形,由类似分析,可得REF相位滞后时PFD的工作情形。可得,该PFD存在4种工作状态,即UP和DN分别为00、01、10和11。其中11是一个瞬时状态,是被禁止的,一旦出现,D触发器会因复位而迅速进入00状态,状态转换关系见图2。根据对PFD工作原理的分析,可以预见其工作波形如图3所示。当REF频率高于FB频率时,UP输出为不同脉宽的不规则脉冲信号,DN输出保持低电平,且频差越大,UP的均值越大。在UP信号作用下,CP充电支路间断性开启,使调谐电压升高,从而使VCO频率往高端调谐,因此REF和FB信号的频差减小。此阶段为PFD的
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