关于基于FPGA的可消除高频非线性的动态分频鉴相器设计.doc
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1、关于基于FPGA的可消除高频非线性的动态分频鉴相器设计0 引言鉴相技术是电力电子系统和测试控制中的关键技术之一,在仪器仪表、通信、导航定位、研究网络相频特性和锁相环等测试中,经常需要测量两列同频信号的相位差。相较于模拟鉴相器,数字鉴相器的突出优点在于提供的鉴相范围更宽,从而使鉴相更可靠,适用范围也更广。传统的鉴相方法主要有基于异或门的测量法和直线近似法等1-3,这些鉴相方法鉴相范围窄、输入频率低、线性度差,往往存在较大误差。近年来,常用的数字鉴相方法有相关分析法、频谱分析法等4-6,其优点在于反应快和精度高,但算法相对复杂,鉴相范围窄,输入频率也相对不高。AD9901在数字鉴相方面运用的相对较
2、多,但鉴相范围窄,同时在高频时会出现非线性化现象7。本文设计了一种基于FPGA的数字鉴相器,既能消除高频非线性,又能实现动态分频和宽范围鉴相。1 系统原理与组成数字鉴相器AD9901可实现线性相位检测范围,但是在高频下AD9901会出现较为明显的非线性化现象。这种非线性鉴相区的产生,是由于在线性检测范围两端,参考信号和待测输入信号相位接近,数字鉴相器输出脉宽变得很窄和鉴相器摆速增大,从而导致相位增益迅速向鉴频区(即最高和最低值处)拉近,而出现非线性化现象。其线性鉴相区间d为8:由式(1)式(3)可知,频率越高,线性鉴相区间越窄。在高频段通过FPGA分频把频率降低,可展宽线性区间,即可解决高频非
3、线性问题,同时鉴相范围也大大提高。输入信号和参考信号经过数字鉴相器系统后,即可得到不同相位差所对应的直流电压。数字鉴相器系统原理框图如图1所示。2 数字鉴相器设计2.1 波形变换本设计采用了超高速比较器AD8611,它的传输延迟只有4 ns,极大地减小了正弦波变换为方波的时间误差,其波形变换电路如图2所示。2.2 FPGA分频通过FPGA进行可编程分频设计,可以灵活改变分频系数,分频系数大且输入频率满足设计需求。通过8位拨码开关来设置分频系数,分频系数在1255范围内变化,其FPGA分频流程图如图3所示。本FPGA分频设计可以实现任意整数分频,其分频原理如下:(1)偶数分频:设计一个模N/2计
4、数器,对输入信号进行下降沿触发计数,当计数值为N/2-1时输出信号翻转;(2)奇数分频:采用两个计数器分别对输入信号进行上升沿和下降沿模N触发计数,且各自控制产生一个N分频的电平信号。一个计数器进行上升沿计数,当计数值为(N+1)/2时输出信号翻转,再当计数器清零时,再次翻转就可得到一个占空比非50%的N分频信号。同时另外一个计数器进行下降沿相同操作,得到另外一个N分频信号。这两个占空比非50%的N分频信号进行相或运算,即可得到占空比为50%的N分频信号。使用ModelSim对FPGA分频进行功能仿真,设定输入信号频率为10 MHz,20分频后频率为500 kHz;25分频后频率为400 kH
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