关于基于FPGA的多模式数字匹配滤波器的设计与实现.doc
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1、关于基于FPGA的多模式数字匹配滤波器的设计与实现0 引言数字匹配滤波器是直接序列扩频通信系统中的关键部件,可以通过编程实现接收端同步和解扩,提高通信系统数字信号处理能力。本文设计了一种多模式数字匹配滤波器,通过模式切换,提高扩频通信系统有效性和可靠性。FPGA是在可编程器件的基础上进一步发展的产物,它是作为专用集成电路领域中的一种半定制电路而出现的,使用非常灵活1。本文采用FPGA设计数字匹配滤波器,成本较低,系统性能更高。1 数字匹配滤波器原理数字匹配滤波器主要完成两个序列之间的相关运算。设DSSS的伪随机序列ci=c0,c1,cN-1,它也可以表示为式(1):其中,gc为门函数,Tc为伪
2、随机序列码元宽度,ci为伪随机序列chip,取值0或1。DMF冲激响应为式(2):该冲激响应是一段码长为N的编码序列,码型与扩频的伪随机序列相同,顺序与之相反。设用于传输的数字信号码元为an,经过DSSS后进行传输,不考虑噪声,接收端接收到的扩频信号为式(3):当tTs时,DMF与接收到的信号不相关,y(t)的值较小2-3;当t=Ts即接收到的信号与冲激响应序列相位对齐时,y(t)取得最大值,DMF输出一个相关峰。由此可判断DMF是否匹配以及何时匹配,从而检测出码字信息并进行同步。传统DMF结构如图1所示。移位寄存器个数等于输入码元长度N。DMF将接收数据以码元速率进行移动,在对应时刻,乘法器
3、将移位寄存器中的码元与滤波器的抽头系数相乘,共需要N个乘法器。接收码移动时,DMF每一时刻输出一个相关值。当移动到两个码元序列相位对齐时,相关结果会有一个峰值输出,检测到这个峰值就能获得定时信息,从而使本地扩频序列与接收信号同步。2 多模式DMF原理DSSS通信系统原理方框图如图2所示。发送端扩频码发生器产生特定长度伪随机序列对输入信号进行扩频,扩频信号经调制后发送到接收端,扩频码发生器先产生一个与发送端伪随机序列同步的本地伪随机序列,经反转和对极后对接收信号进行相关解扩,然后经解调和采样判决输出。扩频通信系统传输信号的带宽远大于被传输的原始信息信号的带宽,而且传输信号的带宽主要由用于扩频的伪
4、随机序列决定。以BPSK调制DSSS通信系统为例,选取4种不同长度(N=32,64,128,256)伪随机序列进行扩频,通过仿真得到发送扩频信号双边带功率谱密度波形如图3所示。从图中可以看出,DSSS通信系统扩频比不同,传输信号带宽也不同。假设信号输入码元速率为Rb,那么经过DSSS后chip速率为式(5):因此,扩频比越大,伪随机序列chip速率就越高,发送信号频带宽度就越宽。但是,伪随机序列chip速率越高,对扩频码发生器电路要求越高,系统工作频带越宽,要求调制器和混频器在宽频带内保证一定线性度在工程上很难实现。因此,直接序列扩频通信系统扩频比的选取受多个因素的影响。在信息理论中,香农的信
5、道容量公式为式(6):表明了信道无差错传输信息的能力与信道中信噪比和传输信息的信道带宽之间的关系。当传输系统信噪比下降时,可以通过适当增加信道带宽的方式保持信道无差错传输信息的速率,使信道在相同的容量下可靠传送信息,从而获得较低的信息差错率。因此,当传输系统信噪比下降时,可以通过适当增加扩频比保持扩频通信系统的稳定性4。本文的设计是通过1个参数控制DMF切换,接收端DMF结构如图4所示。它接收到的是扩频信号,(a1,a2,aN)是输入扩频信号,(c1,c2,cN)取自本地码元寄存器中的“+1”和“-1”,分别对应码元高电平和低电平。这样,乘法运算变成符号运算,避免了乘法运算对资源的大量需求,运
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- 关于 基于 FPGA 模式 数字 匹配滤波器 设计 实现
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