关于基于FPGA的HDMI多模式显示模块的设计.doc
《关于基于FPGA的HDMI多模式显示模块的设计.doc》由会员分享,可在线阅读,更多相关《关于基于FPGA的HDMI多模式显示模块的设计.doc(6页珍藏版)》请在三一文库上搜索。
1、关于基于FPGA的HDMI多模式显示模块的设计0 引言随着社会信息化程度的不断提高,人们对视频处理的要求越来越高,视频处理系统处理的数据量也越来越大。在嵌入式视频处理系统中,目前主流的方案主要有3种:基于ARM、基于DSP和基于FPGA。其中FPGA不同于其他两种芯片,它是一种半定制电路,拥有大量逻辑单元,通过配置这些逻辑单元,可以构建相应的电路以实现所需的功能。正因为其具有基于硬件加速的特点,FPGA被广泛应用于高速视频处理系统。对于这类视频处理系统,构建可编程片上系统(System-on-a-Programmable-Chip,SOPC)是目前的主流方案。SOPC是一种片上系统,即在一块芯
2、片上实现整个系统的逻辑功能1,且具有设计便捷、配置灵活、可在线调试、系统可复用等特点。在视频处理系统的接口中,HDMI是最新的高清晰度多媒体接口2,具有高带宽、小体积、高智能、内容保护等优点,被广泛应用于高清显示器、高清电视之中3。针对基于SOPC的视频处理系统,本文提出一种基于FPGA的HDMI多模式显示模块设计方法,可为SOPC提供一种通用的HDMI多模式显示组件,并可适用于多种HDMI发送器以及不同参数的视频。通过该模块,可以实现多路视频的显示,并可配置每路视频的位置与透明度,为视频处理系统实现多模式的显示提供了解决方案。1 总体方案设计为了驱动HDMI发送芯片,以及通过ALPHA混合实
3、现多模式显示,需要根据HDMI的工作时序设计相应的驱动电路,而且还需根据指定的坐标信息与透明度参数,对各通道视频的数据进行多级ALPHA混合计算,最后将驱动信号以及视频数据输出。根据以上功能需求,将整个模块分为两个分模块,即HDMI驱动模块和ALPHA混合模块。系统框图如图1所示。在HDMI驱动模块中,根据HDMI接口的工作时序,设计两个计数器分别对时钟信号与行进行计数,在相应的时钟周期生成行同步信号、场同步信号和数据总线使能信号4。设计一个坐标指示电路,通过两个计数器对当前输出的有效视频数据的行和列进行计数,并输出计数值,此计数值用于在相应坐标读取视频数据与ALPHA混合计算。例化4个ALP
4、HA混合模块(数量可根据需求设定),最多可以使4路视频进行多模式显示。在ALPHA混合模块中,根据坐标指示电路生成的计数值,在指定的坐标区域发出数据读取信号对缓存的视频数据进行读取,并且在指定的区域生成相应alpha值(透明度)。设计一个ALPHA混合计算电路,其负责对前景视频数据与后景视频数据进行ALPHA混合。ALPHA混合计算电路采用流水线设计方法,将整个计算过程分为多级进行ALPHA混合计算,每一级在一个时钟周期内的计算结果保存在寄存器中,提供给下一级在下个时钟周期进行计算。ALPHA混合计算会导致数据输出延迟,因此再次例化一个坐标指示电路,将同步信号、场同步信号和数据总线使能信号都延
5、迟相应周期后输入该电路,以产生新的同步的行和列的计数值供下一级的ALPHA混合模块使用。本实例提供4通道分割显示与PIP(双通道的画中画)显示两种显示模式用于验证。当配置的显示模式为4通道分割显示时,第一通道视频作为前景首先和预设的底色背景进行ALPHA混合,其中重叠部分背景的透明度为0(完全不显示),前景的透明度为1(完全显示),再将混合后的视频数据作为背景与第二通道的视频进行ALPHA混合,按此方案依次完成4个通道的ALPHA混合,每个通道的位置互不重叠。而进行PIP显示时第一通道的视频作为背景,第二通道的视频作为前景显示在显示器中心位置,重叠部分背景的透明度为0,前景的透明度为1。2 H
6、DMI驱动模块设计HDMI驱动模块主要负责根据不同的配置信息输出相应的驱动信号,使视频数据能够通过HDMI发送器正常输出。2.1 HDMI发送器工作方式视频数据通过HDMI进行传输时,HDMI接收/发送芯片通过最小化传输差分信号(TMDS)的编码技术将其编码为数据包,虽然FPGA支持多种标准LVDS(低电压差分信号),但其不能完全兼容TMDS(过渡调制差分信号),因此需要通过HDMI接收/发送芯片来实现HDMI接口功能。FPGA与此类HDMI芯片的传输通常通过一组并行总线实现, 包含了数据总线、IIC总线、驱动信号。其中数据总线用于传输视频数据,IIC总线用于FPGA配置HDMI发送芯片,驱动
7、信号中的HDMI_CLK为同步时钟信号,DE_HDMI为数据总线使能信号,HSY_HDMI为行同步信号,VSY_HDMI为场同步信号。本模块正常工作需要将HDMI芯片配置为RGB输出。HDMI接口传输RGB信号的工作时序与VGA接口的工作时序类似,但无需将数字信号转换为模拟信号。DE_HDMI、HSY_HDMI、VSY_HDMI以固定的时间关系输出,HDMI_CLK则作为基准时钟与这些信号同步。在一场的时间段,根据视频刷新频率以及分辨率的不同,处于同步段时行同步信号首先保持一定周期的高电平,之后置低电平并在间隔相应的周期后输出视频数据,这个间隙为显示后沿。视频数据输出完成后间隔相应的周期后开始
- 配套讲稿:
如PPT文件的首页显示word图标,表示该PPT已包含配套word讲稿。双击word图标可打开word文档。
- 特殊限制:
部分文档作品中含有的国旗、国徽等图片,仅作为作品整体效果示例展示,禁止商用。设计者仅对作品中独创性部分享有著作权。
- 关 键 词:
- 关于 基于 FPGA HDMI 模式 显示 模块 设计
链接地址:https://www.31doc.com/p-3388155.html