分析反激式电源并开展应用与设计.doc
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1、分析反激式电源并开展应用与设计能否详细介绍开关电源的斜率补偿的作用,原理?功率既不是由电感量确定,也不是由开关管确定,是由你的需要确定。一般程序是这样,由功率和经验效率确定变压器的型号,也可以由“AP”等书上介绍的方法确定变压器,我一般是根据经验确定,要求比较严格时用允许温升确定变压器型号。确定变压器后其他参数可算出。包括开关管的电流,这样就可以选管子。变压器的气隙有相关的公式计算,但注意气息一般不要大于1毫米,否则可能引起边缘磁通效应使初级有过热点。反激电压方式不需要斜率补偿。电流方式大于50%脉宽,或为了防止噪音影响需要加,计算方法可参考3842应用指南。变压器的两种屏蔽层。在小功率电源变
2、压器中,一般有两种两种屏蔽 层,铜薄和绕组。铜薄的原理是切断了初次级间杂散电容的路径,让其都对地形成电容,其屏蔽效果非常好,但工艺,成本都上升。绕组屏蔽有两种原理都在起作 用:切断电容路径和电场平衡。所以绕组的匝数,绕向和位置对EMI的结果都有很大影响。可惜我不会在这里画图来讲解,总之有一点:屏蔽绕组感应的电压要和 被屏蔽绕组工作时的电压方向相反。屏蔽绕组的位置对电源的待机功耗有较大的影响。下节讲变压器浸漆和屏蔽绕组位置对待机功耗的影响。你说的屏蔽层是不是这个意思只是起隔离作用的一个隔离层?(对不 起,我接触的都是些通讯电源和仪表电源都是体积小的二次片式电源,所用的变压器也都是采用体积小的表贴
3、变压器,没有用什么屏蔽层,也没有见过其它同类电源 用屏蔽层),你所说的用了屏蔽层的电源主要用在哪方面?这样一来是不是体积就大了呢?还有你的“屏蔽绕组感应的电压要和被屏蔽绕组工作时的电压方向相反” 是什么意思?还有,你的屏蔽绕组输出接哪儿?最好能图文结合,这样大家的兴趣不是就来了吗?屏蔽的“接地”屏蔽在初次级间时,其接地可以不接,接原边地,接次边地,接大地几种形式,一般接原边的地的情况较多。不知道cmg兄是如何处理的。变压器的外部加屏蔽,特别在flyback中,由于要加气隙,在批量小或简单起见,不是只在中间加,而是磁心截面全有气隙,为减小外部气隙的磁场干扰,而加屏蔽的,此屏蔽一般接大地。是EMI
4、屏蔽,非安全屏蔽。可以接原边的地线,也可以接原边的高压端,EMI几乎没有分别,因为有高压电容存在,上下对共模信号(一般大于1M后以共模干扰为主)来说是等电位的。变压器的外部屏蔽可以不接,也可以接初级地线,其对EMI的影响看绕组内部的情况,但注意安规的问题,接初级地线,磁芯就是初级。屏蔽绕组对变压器的工作有影响屏蔽绕组为了起到很好的作用,一般紧 靠初级,这样它跟初级绕组之间形成一个电容,屏蔽绕组一般接初级地线或高压端,这个电容就相当于接在MOS的D-S端,很明显造成很大的开通损耗。影响了 待机功耗,对3842控制来说还可能引起空载不稳定。当然,加屏蔽也会使漏感增大,但此影响在空载时是次要的。理论
5、上关断损耗会小。但由于关断电路作用都很强,MOS速度又快,所以对关断的损耗影响很小。另外屏蔽引起的损耗严格来说不全算开通损耗,有一部分是导通损耗,在开通瞬间和导通后,电容放电。用电流探头可以很明显看到导通瞬间有一个很大的尖峰。我看到很大的电流尖峰,你说的尖峰是不是在FLYBACK的MOSFET开通时有一个很大的尖峰,我以前一直没法理解这是怎么来的,但我的变压器好象没有什么屏蔽呀,只是中间加了绝缘胶带如果你能反饶也可以,但在生产工艺上是不可能的。可以改变绕组从左到右,或从右到左的方向。可能你没有接触过工厂的生产过程。骨架换方向当然可以,但生产效率差不多降低40%.变压器的价格就上来了。1. 实际
6、的电容总有感抗成分在内,在共模频率内,接高压端和地线真对EMI没有分别吗?2. “变压器的外部屏蔽可以不接,也可以接初级地线,其对EMI的影响看绕组内部的情况”,能详细说明一下吗?比如顺绕和夹绕时外部屏蔽该怎样处理呢?3.“磁芯就是初级”是什么意思?第一个确实几乎没有影响,我测过很多。第二个有很多情况,我不一一细说,只告诉你一个原则,绕组最外层如果工作时电压变动大,则接地有巨大的影响,如果变动小,也有影响,但不是很大,当然电源功率本身很大时最好接地。第三个是安规的问题,已经有人说了。3倍之说需要查安规。但其原理是明显的,如果安全屏蔽的保险丝电流 额定值比电源保险丝小或一样大,则发生短路时可能安
7、全屏蔽的保险丝先断,起不到安全屏蔽的作用。至于外部屏蔽,首先要满足安规的要求,在此前提下,当然宽 一些会好一点,但增加了成本,只要把两半磁心的结合面包住就好了,还有一个更好的方法,让铜带直接接触磁心。反激式电源的开关过程分析。我看到有个帖子在讨论此问题,所以需详细写一下。我看到有个帖子在讨论此问题,所以需详细写一下。很多人对反激电源开关转换期间的过程不清楚,以至于产生电流突变等想法。我来详细解释一下:MOS关断后,初级电流给MOS输出电容和变压器杂散电容充电(实际杂散电容放电,为简单,我们统一说充电),然后DS端电压谐振上升,由于电流 很大,谐振电路Q值很小,所以基本上是线形上升,当DS端电压
8、上升到在次级的电压达到输出电压加整流管的电压后,本应该次级就导通,但由于次极漏感的影 响,电压还会上升一些来克服次级漏感的影响,这样反映到初级的电压也略高于正常反射电压,在这样条件下,次级电流开始上升,初级电流开始下降,但不要忘记 初级的漏感,它由于不能偶合,所以它的能量要释放,这时是漏感和MOS输出电容,变压器杂散电容谐振,电压冲高,形成几个震荡,能量在嵌位电路消耗掉,这 里要注意一点,漏感的电流始终是和初级电流串联的,所以漏感电流的下降过程就是次级电流的上升过程,而漏感电流的下降过程是由嵌位电路电容上的电压和反射 电压的差来决定的,此差越大,下降越快,转换过程越快,明显效率会提高,转换的过
9、程是电压电流叠加的过程。用RC做吸收时,由于稳态时C上的电压和反射电压差别不是太大,所以转换过程慢,效率低,用TVS做吸收时,其允许电压和反射电压差很多,所以转换快,效率高,当然RC耗电是另一个方面。我曾经在21ic上请教过您一些问题,对于mos的关断,通过您上序的分析,已经很透彻 了,其他拓扑应是同样的原理,比如正激,在mos关断后,副边折射电流与激磁电流对coss充电,电压上升到vin后,按理折射电流应变为零,但正由于漏 感的影响,使电流并不太图变只剩下激磁电流,正是这个原因,导致电流与电压重叠时间过长,mos端并电容也没有明显效果,所以只能减少漏感来减小关端重叠 时间,实现零电压关端,我
10、要问的是激磁电感与漏感在一个什么样的比列下才算正常呢,我目前变压器激磁电感20uh,漏感为2uh,我总怀疑漏感太大,您说 有无道理呢?基本同意说明有些不认同,说出来共同分析一下。你的1得出的结论是不对的,和我的原意不符。可能我的语文表达差一些。我的意思是初级电压上升,次级也跟着生,当次级的电压达到次级输出电压加整流管的压降后,次极整流管应该导通。1、 不清楚“杂散电容放电”2、“漏感电流的下降过程是由嵌位电路电容上的电压和反射电压的差来决定的”,嵌位电路电容上的电压不是由反射电压决定的吗?(当然和R的放电也有关)。3、假如正激式电源输出不要储能电感,会怎样?(如有必要,我可以按我的疑惑画个原理
11、图,贴在这儿)4、能不能详细说说RCD吸收回路吸收初级电感储能的情况,能不能避免?5、请回复一下SOMETIMES的“faraday screen and safety screen ”中的疑问好吗?1、 与其说“杂散电容放电” ,不如杂散电容反向充电来得准确。2、“漏感电流的下降过程是由嵌位电路电容上的电压和反射电压的差来决定的”,无论怎样,漏感电流的下降过程是非常剧烈的,故而激起的自感电压是远高于副边反射电压(MOSFET关断的尖峰应是因此而起),关断时刻RCD上的电压应由自感电压决定,而和反射电压无关。3、这个问题单列出去算了。4、RCD吸收回路吸收初级电感储能是因为与反射电压串联,反激
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