利用74LS138和74LS161的高速电路EDA设计实现.doc
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1、利用74LS138和74LS161的高速电路EDA设计实现一。利用74LS138实现4-16译码器设计要求: 用2片3-8 译码器拼接成4-16 译码器 仿真验证电路的正确性 注意观察输出信号的毛刺(竞争冒险)设计思路:如下图所示,我们让最高位输入IN_D接到片1的G2BN,接到片2的G1,这样若IN_D=0,则上方的芯片被选中,下方芯片被禁用,若IN_D=1,则相反。电路逻辑设计如下:用Quartus进行功能性仿真后得:用Quartus进行时序性仿真后得:仿真结果符合预期,且出现了“毛刺”,即电路的冒险与竞争现象,这是由于逻辑门存在延迟以及信号的传输路径不同造成的,当输入信号电平发生瞬时变化
2、时,电路就可能产生与稳态时不一致的错误输出。二。利用74LS161计数器芯片实现模12的计数器设计要求:用161计数器芯片,设计一个M=12的计数器上电后,对CLK信号,从0顺序计数到11,然后回绕到0当计数值为11的CLK周期,溢出信号OV输出一个高电平,其他周期OV信号输出0用波形仿真观察电路结果设计思路:要实现模12的计数器,及从0到11,现在QD为高位,及从0000到1011,然后复位,再从0000开始循环计数。因为在一个计数周期中,QA,QB,QD都为1的时候只有在1011的时候才会出现,故利用这个特点,使QA,QB,QD相与非得到0,并把这个信号输入到LDN端,使计数器置位回到00
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