利用All Programmable FPGA 和 SoC 实现高速无线电设计.doc
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1、利用All Programmable FPGA 和 SoC 实现高速无线电设计更快是每个系统设计师必备的词汇,基于FPGA的设计亦是如此。如果您经常试图从FPGA设计中最大化地发掘每个MHz的性能,那么无疑Xilinx刚发布的一个白皮书您一定会非常感兴趣。它的题目是利用赛灵思All Programmable FPGA 和 SoC 实现高速无线电设计( Enabling High-Speed Radio Designs with Xilinx All Programmable FPGAs and SoCs。如果您正在设计高速无线电蜂窝系统等,您就该看下这份白皮书。但其中的指南和技巧远不只适用于无
2、线设计,它还适用于使用可编程逻辑设计的各个高速系统。白皮书指出的宗旨是如果符合一些简单的设计原则,高速无线设计可以很容易地建立在7系列FPGA架构上。Xilinx公司已经创建了典型无线数据路径的设计范例,表明中速级(-2)器件上使用的几乎100%的 slice资源都支持500 MHz以上的时钟频率。然而,这个白皮书中的内容适用于所有数据路径设计。白皮书中的示例架构是单天线路径DUC (数字上变频器)架构,支持三种不同的时钟速率: 245.76 MHz、368.64 MHz、和491.52 MHz。该设计利用Xilinx System Generator工具中的IP (FIR编译器)、结构元件(
3、如,DSP48基元的实例化)、接口VHDL代码等进行构建。白皮书显示DUC设计按照三个时钟速率实现的关键的利用率指标:首先需要注意的是,一般来说DSP48 slice数与时钟速率成反比。Block RAM资源也按照阶跃函数随时钟速率降低。这在无线电信号处理设计中较常见,其中Block RAM基本上用来按照相对高的采样率存储大量函数运算的系数集合,例如,DDS(直接数字合成器)的正弦/余弦值,峰值抵消脉冲产生器中的CFR (波峰因数衰减)系数,或DPD (数字预失真)模型中的非线性函数抽样。该分析不象逻辑资源那样简单。当时钟频率从368.64转换至491.52 MHz(1.33时钟比) ,按照比
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