利用EDA技术在FPGA芯片上实现了准单输入调变序列生成器的设计.doc
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1、利用EDA技术在FPGA芯片上实现了准单输入调变序列生成器的设计1.引言随着集成电路复杂度越来越高,测试开销在电路和系统总开销中所占的比例不断上升,测试方法的研究显得非常突出。目前在测试源的划分上可以采用内建自测试或片外测试。内建自测试把测试源和被测电路都集成在芯片的内部,对于目前SOC级的芯片测试如果采用内建自测试则付出的硬件面积开销则是很大的,同时也增加了芯片设计的难度:因此片外测试便成为目前被普遍看好的方法。由于FPGA具有可重构的灵活性,利用FPGA来作为测试源实现片外测试就是一种非常有效的手段。由于伪随机模式测试只需要有限个数的输入向量便可达到很高的故障覆盖率因而在作为测试源设计中得
2、到了广泛应用,采用CPLD来实现伪随机测试序列生成器的设计1为提供了电子系统测试信号提供了一种简单的方法。在可测试设计中同时也要考虑低功耗的问题,考虑功耗的主要原因是在测试模式下电路的功耗要远远高于正常模式。因为采用完全的单输入跳变测试序列所需要的测试序列长度太长而没有实际应用价值,这样获得准单输入跳变测试序列的测试生成器一直是低功耗设计中一种非常有效的方法,本文针对一种产生准单输入跳变测试序列的低功耗测试生成器的缺点提出了改进设计方案,并且利用EDA技术在FPGA芯片上进行了设计实现。2.低功耗测试生成器的设计本文给出的低功耗测试产生器改进方案是在文献2的测试产生器的基础上再利用ROM中的种
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