利用Xilinx UltraScale架构大幅提升生产力.doc
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1、利用Xilinx UltraScale架构大幅提升生产力赛灵思UltraScale架构的增强功能结合Vivado设计套件的省时工具能帮助您更快打造出色系统。许多市场和应用都对系统带宽和处理功能需求显著增长。无论是有线或无线通信、数字视频还是图像处理,更高的数据吞吐量要求都实现相同的结果,那就是所有系统组件的流量和要求都在提升。通过并行和串行I/O到达片上的数据也越来越多。数据必须经过缓存,然后再次以DDR存储器形式通过并行I/O或以串行存储器标准(如混合内存立方体(HMC)和MoSys 带宽引擎)形式再次通过串行I/O。数据从并行和串行I/O返回后,在传送到下个目的地之前必须在逻辑和DSP中进
2、行处理。由于诸多原因,系统处理要求越来越复杂。以更高数据速率传输的更大数据包要求并行数据总线更宽,而且频率更高。为高效处理数据,往往要在单一器件上构建整个系统,从而避免因两个FPGA之间发送大量数据引起的相关时延迟和功耗问题。因此需求更密集的具有更多功能的FPGA。重要的是,在提升高功能FPGA利用率的同时,必须保持能以最高性能运行,以避免器件填充时性能下降。让复杂的高容量器件实现高利用率听起来可能对设计人员来说是一项很艰巨的任务。赛灵思提供了大量解决方案,旨在缩短设计时间,让设计人员集中精力实现产品差异化,从而从市场中脱颖而出。结合使用高性能并行SelectIO和高速串行收发器连接功能,可在
3、UltraScale FPGA之间实现数据传输。UltraScale架构为了解决普遍存在的市场难题,赛灵思近期推出了UltraScale?架构(如图1所示),可提供前所未有的系统集成度、高性能和出色的功能。赛灵思用这款全新架构创建了两款高性能FPGA系列产品。赛灵思 Virtex? UltraScale与Kintex? UltraScale系列相结合,能满足多种不同系统要求,着重通过大量技术创新与进步降低总功耗。UltraScale技术共享大量构建块,能提供可扩展的架构,并针对多种不同的市场需求精心优化。增加系统带宽在进行任何信号处理或数据操作之前,数据首先要到达目的地。目前已有大量串行和并行
4、协议和标准专门满足目标应用的特定需求。大多数标准的一个共同宗旨就是提升整体数据吞吐量,从而支持大量信息以越来越高的速数据速率进行系统传输。结合使用高性能并行SelectIO和高速串行收发器连接功能,可在UltraScale FPGA之间实现数据传输。I/O模块通过灵活的I/O标准和电压支持可实现先进的存储器接口和网络协议。UltraScale架构中的不同串行收发器数据传输速率高达16.3 Gbps,能提供主流串行协议所需的所有性能,最高支持32.75 Gbps,能满足25G+背板设计的要求,相对于前一代收发器而言能大幅降低单位比特的功耗。UltraS-cale FPGA中的所有收发器都支持PC
5、I Express? Gen3和Gen4所需的数据速率,而PCI Express的集成块则支持基于UltraScale架构的FPGA,最高能支持x8 Gen3端点和Root Port设计。数据时钟功能与缓冲所有同步系统都要依靠一个或多个时钟信号来实现电路同步。系统性能提升要求以更大器件容量提高时钟频率,并要求改进时钟灵活性,降低总时钟功耗。UltraScale架构采用功能强大的经过重新架构设计的时钟管理电路系统,包括时钟综合、缓冲和路由组件,能提供功能强大的框架,满足设计要求。时钟网络支持FPGA中极为灵活的时钟分布,从而能最大限度地减少与时钟信号相关的偏移、功耗和延迟。此外,时钟管理技术紧密
6、结合专用存储器接口电路系统,可支持DDR4等高性能外部存储器。时钟细分和新型门控时钟粒度技术相对于现有的FPGA而言能进一步加强对时钟功耗的控制。相对于前一代FPGA以及同类竞争性FPGA,全局功能时钟缓冲器数量的大幅增加有助于显著提升设计人员的生产力。此前,全局缓冲器的使用要非常节省,FPGA中心只有32个全局时钟缓冲器。UltraScale架构能在架构中自由分布全局功能时钟缓冲器,从而在需要时就能提供资源,不用再那么节省了。此外,赛灵思相对于前一代FPGA而言大幅简化了时钟缓冲器类型,且保留了所有时钟切换、时钟分频和时钟使能功能,从而获得大量灵活的高功能时钟缓冲器,能在需要时提供全部功能。
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