半导体芯片知识科普.doc
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1、半导体芯片知识科普尺寸缩小有其物理限制不过,制程并不能无限制的缩小,当我们将晶体管缩小到 20 奈米左右时,就会遇到量子物理中的问题,让晶体管有漏电的现象,抵销缩小 L 时获得的效益。作为改善方式,就是导入 FinFET(Tri-Gate)这个概念,如右上图。在 Intel 以前所做的解释中,可以知道藉由导入这个技术,能减少因物理现象所导致的漏电现象。(Source:slideshare)更重要的是,藉由这个方法可以增加 Gate 端和下层的接触面积。在传统的做法中(左上图),接触面只有一个平面,但是采用 FinFET(Tri-Gate)这个技术后,接触面将变成立体,可以轻易的增加接触面积,这
2、样就可以在保持一样的接触面积下让 Source-Drain 端变得更小,对缩小尺寸有相当大的帮助。最后,则是为什么会有人说各大厂进入 10 奈米制程将面临相当严峻的挑战,主因是 1 颗原子的大小大约为 0.1 奈米,在 10 奈米的情况下,一条线只有不到 100 颗原子,在制作上相当困难,而且只要有一个原子的缺陷,像是在制作过程中有原子掉出或是有杂质,就会产生不知名的现象,影响产品的良率。如果无法想象这个难度,可以做个小实验。在桌上用 100 个小珠子排成一个 1010 的正方形,并且剪裁一张纸盖在珠子上,接着用小刷子把旁边的的珠子刷掉,最后使他形成一个 105 的长方形。这样就可以知道各大厂
3、所面临到的困境,以及达成这个目标究竟是多么艰巨。随着三星以及台积电在近期将完成 14 奈米、16 奈米 FinFET 的量产,两者都想争夺 Apple 下一代的 iPhone 芯片代工,我们将看到相当精彩的商业竞争,同时也将获得更加省电、轻薄的手机,要感谢摩尔定律所带来的好处呢。在前面已经介绍过芯片制造的过程就如同用乐高盖房子一样,先有晶圆作为地基,再层层往上迭的芯片制造流程后,就可产出必要的 IC 芯片。然而,没有设计图,拥有再强制造能力都没有用,因此,建筑师的角色相当重要。但是 IC 设计中的建筑师究竟是谁呢?接下来要针对 IC 设计做介绍。在 IC 生产流程中,IC 多由专业 IC 设计
4、公司进行规划、设计,像是联发科、高通、Intel 等知名大厂,都自行设计各自的 IC 芯片,提供不同规格、效能的芯片给下游厂商选择。因为 IC 是由各厂自行设计,所以 IC 设计十分仰赖工程师的技术,工程师的素质影响着一间企业的价值。然而,工程师们在设计一颗 IC 芯片时,究竟有那些步骤?设计流程可以简单分成如下。设计第一步,订定目标在 IC 设计中,最重要的步骤就是规格制定。这个步骤就像是在设计建筑前,先决定要几间房间、浴室,有什么建筑法规需要遵守,在确定好所有的功能之后在进行设计,这样才不用再花额外的时间进行后续修改。IC 设计也需要经过类似的步骤,才能确保设计出来的芯片不会有任何差错。规
5、格制定的第一步便是确定 IC 的目的、效能为何,对大方向做设定。接着是察看有哪些协议要符合,像无线网卡的芯片就需要符合 IEEE 802.11 等规范,不然,这芯片将无法和市面上的产品兼容,使它无法和其他设备联机。最后则是确立这颗 IC 的实作方法,将不同功能分配成不同的单元,并确立不同单元间链接的方法,如此便完成规格的制定。设计完规格后,接着就是设计芯片的细节了。这个步骤就像初步记下建筑的规画,将整体轮廓描绘出来,方便后续制图。在 IC 芯片中,便是使用硬件描述语言(HDL)将电路描写出来。常使用的 HDL 有 Verilog、VHDL 等,藉由程序代码便可轻易地将一颗 IC 地菜单达出来。
6、接着就是检查程序功能的正确性并持续修改,直到它满足期望的功能为止。 32 bits 加法器的 Verilog 范例。有了计算机,事情都变得容易有了完整规画后,接下来便是画出平面的设计蓝图。在 IC 设计中,逻辑合成这个步骤便是将确定无误的 HDL code,放入电子设计自动化工具(EDA tool),让计算机将 HDL code 转换成逻辑电路,产生如下的电路图。之后,反复的确定此逻辑闸设计图是否符合规格并修改,直到功能正确为止。 控制单元合成后的结果。最后,将合成完的程序代码再放入另一套 EDA tool,进行电路布局与绕线(Place And Route)。在经过不断的检测后,便会形成如下
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