哪种会影响栅极泄漏和动态功率密度.doc
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1、哪种会影响栅极泄漏和动态功率密度大量的新节点、半节点,以及在两者之间的每一个数字的产生正在芯片制造商之造成混淆。虽然大多数人认为有选择是好事,但大家并不清楚哪个或哪些选择是上策。问题在于哪个IP可用于这些节点;该IP在功率、性能、面积和对各种噪声类型的敏感度方面与其他节点的差异如何;面对不同的节点和nodelet,不同版本的IP对应那些不同制造工艺进行测试。因为大多数新的不全节的节点定义尚未明确。因此,对于哪种类型的晶体管会被使用,哪种会影响栅极泄漏和动态功率密度,以及这将如何影响相邻的IP和其他组件需要多少额外的掩模图案等等问题,现在下结论还为时过早。ClioSoft公司的营销副总裁Ranj
2、it Adhikary表示:“现在,不同厂商之间的节点数字和名字不尽相同,每一种的PPA(性能、功耗、面积)表现怎么样?因为PPA是决定你设计产品使用哪种IP的最基础因素。但是,因为选择太多,现在你需要查看哪些代工厂提供它,它支持哪个节点。对于每个IP,可能会有不同的内存或缓存,并且因代工厂、类别和工艺节点而异。”但是,所有主要的工艺节点都有多种类型,多个部分节点从22nm到3nm不等。这引发了关于哪些IP可用的问题,它是否已针对每个节点进行了充分的特性描述和测试,以及是否会支持适用于不同的终端市场所需要的时间。这对移动器件而言并不是问题,在过去的几十年中,移动器件以相对较短的产品周期占据了芯
3、片市场的主导地位,但对于工业和汽车应用而言则完全是另外一回事,此处的器件需要数十年的支持。Synopsys公司DesignWare Analog和MSIP解决方案集团的高级营销总监Navraj Nandra表示:“我们从未见过如此的代工厂节点激增。我们有从18nm到1nm的节点名称。但这需要管理层承诺投资一个节点。他们希望看到硬IP是否可用,为此,你需要一个可用的SoC,因为你确实希望看到在新节点中使用的IP的芯片测试报告。这同样需要IP供应商的投资。所以代工厂可能会从时序角度和ROI角度(如高速内存接口或基于HBM的产品)中找到一些稍好的东西。 但你也可能在这里花一大笔钱,却赚不到钱。”这似
4、乎是IP开发人员的一致意见。他们没有像过去那样支持每个节点,而是试图评估哪些节点可能产生足够的产量,以创造合理的投资回报。努力并不总是转化为利润,特别是在高级节点上,而错误的选择可能代价高昂。Cadence公司的产品营销,DDR,HBM,Flash/存储和MIPI IP部门主管 Marc Greenberg表示:“我们都知道,较新的工艺掩模图案更多的是一种工艺能力(晶体管密度和功率/速度的折中)指南,而不是工艺的任何实际物理尺寸。迄今为止的行业标准一直是指出工艺中的关键差异例如,SiON(氮氧化硅)vs high-k/metal gate,是否使用EUV使用字母或符号后缀对工艺进行标记。但是这
5、可能最终会成为新的nodelet而不是新的后缀。在28nm节点上,我们看到了28nm工艺的很多变种,它们通常互不兼容。这为IP行业带来了许多工作,以涵盖所有这些工艺节点的变化。我们还看到一些早期的finFET节点起飞出现了一些困难,这对于IP行业来说是更大的工作,而这并不一定会转化为销量。”nodelet是什么?市场营销术语是造成nodelet困惑的主要原因。数字也模糊到没有人确切知道数字的真正含义。例如台积电和三星所谓的5nm实际上是英特尔、GlobalFoundries和Imec的7nm,对于10/7nm和5/3nm也是如此。最重要的是,这些节点有不同的版本,基于低功耗、基于高性能、基于成
6、本,每一种都有其不同的特点。Synopsys公司的Nandra表示:“一个既定节点的预想的工艺是,如果它在量产,那么你可以优化该节点。例如,你有28nm,你知道它很好用,而缺陷密度是一个固定的百分比。为了改善这一点,你可以稍微压缩一下,给它一个新的名字,比如22nm。但这并不意味着它有22nm的栅极长度。你只是做了一些事情来让它拥有更好的密度。对于IP行业而言,这不应该是一个大的改变。但是,当涉及到高速版本时,由于封装的提取,仿真,电阻,电容和感应关系,光学缩小对晶体管的影响,所有这些都会造成大量的重新工作。你需要对IP进行完全的重新验证。布局后寄生参数提取可能是一个相当大的挑战。或者你需要完
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