基于FPGA乘法器的FIR 低通滤波器整体设计.doc
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1、基于FPGA乘法器的FIR 低通滤波器整体设计针对传统的FIR 滤波器的缺点,介绍了一种基于FPGA 乘法器的FIR 滤波器设计方法,该滤波器利用FPGA 自带的18位乘法器MULT18 18SIO 进行乘法计算,利用寄存器对相乘结果进行累加,实现了FIR 滤波功能。该滤波器具有占用极少的资源、提高滤波速度和高速灵活性等优点。在通信系统、航空航天系统、雷达系统、遥感遥测系统等工程技术领域,无论是在信号的获取、传输,还是信号的处理和转换都离不开滤波技术。由于FIR 滤波器具有严格的线性相位和在系统中具有稳定性,因此FIR 滤波技术具有广泛的应用14。1 FIR 低通滤波器整体设计本文主要介绍的是
2、FIR 低通滤波器,该FIR 低通滤波器主要由硬件电路和FPGA 程序组成。FIR 滤波器硬件电路主要由信号调理电路、AD 转换电路、FPGA 控制电路、FT245RL 电路和上位机组成,其中FPGA 内部程序模块包括AD 采集控制模块、FIR 滤波器采样模块、MULT 18 18SIO 乘法器模块、累加模块、36 位数据拆分模块、FIFO模块和FT245 控制模块。该滤波器主要功能是利用信号发生器产生特定频率的正弦波,通过信号调理电路进行调理后经过12 位的AD 转换器进行转换输出数字信号,FIR 滤波器采样模块工作在60 MHz 的时钟内,并且以10 kHz 的采样率对AD 输出的数字信号
3、进行采样,采样到的数字信号值连同FIR 滤波系数输出到18 位乘法器模块,经过乘法运算后进行累加,累加出来的是36 位数据,最终通过FT245 组成的USB 接口传给上位机进行曲线显示,所得结果即为滤波后的数据,系统组成原理如图1 所示。2 硬件电路设计2. 1 AD 转换器电路本系统中对于输入电压的采样率为10 kHz,因此采用了AD 公司的高性能逐次逼近型A/D 转换芯片AD7492BRU5,最大转换速率为1. 25 10 次/s ,具有12位的并行数据输出接口,并且具有三态功能,能够满足系统采样要求。由于AD7492BRU5 的基准电压为2. 5 V,而输入的模拟信号范围为0 5 V,因
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