基于FPGA时序优化设计.doc
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1、基于FPGA时序优化设计现有的工具和技术可帮助您有效地实现时序性能目标。当您的FPGA 设计无法满足时序性能目标时,其原因可能并不明显。解决方案不仅取决于FPGA 实现工具为满足时序要求而优化设计的能力,还取决于设计人员指定前方目标,诊断并隔离下游时序问题的能力。目前,设计人员掌握了一些使用技巧,可以帮助您设置时钟;通过Synopsys Synplify Premier 等工具正确设置时序约束;然后调整参数,以满足赛灵思FPGA 设计的性能目标。有多个攻克角度,其中包括:更好的设计设置,例如完整、准确的时序约束和时钟规格;节省时间的设计技术,例如仔细RTL编码,以求更佳的性能效果,以及将造成最
2、大性能问题的设计部件整合在一起,从而缩短随后调整设计时序的迭代运行时间。综合关联,并布局布线时序,以产生更好的时序结果质量(QoR)和时序收敛。现在从三个方面详细介绍一下这些技术,并检测如何使用以实现您的时序目标。您需要确认您已经充分、完全地对您的设计进行约束,且未过度约束。第一步:更好的设计设置最大的成本开销来自于指定正确、完整的设计约束条件。这些约束条件可以在设计意图和设计性能目标与综合工具之间实现通信。综合设计之后,这些约束条件和关键路径信息将自动传递至VivadoDesign Suite布局布线(PR)工具,以进一步确保满足时序要求。综合工具可以帮助您应对设置综合前约束这项艰巨的任务。
3、您的任务清单如下:1.识别时钟2.识别并创建时钟组和时钟关系3.约束时钟4.约束设计输入和输出5.定义多周期路径和错误的路径您需要确认已经充分、完全地对您的设计进行约束,且未过度约束。过度约束将导致运行时间延长,并有可能报告错误的关键路径。务必要指定多周期和错误路径,并对衍生时钟设置约束(define_path_delay, define_false_path)。设置Vivado流程的初始约束文件由于约束条件设置工作非常困难,因此综合软件可以提供一个初始约束模版,其中的基础约束和语法可以作为此项工作的起点。例如,在Synplify综合软件中,运行TCL实用程序为特定的设计创建一个初始FDC文件
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- 基于 FPGA 时序 优化 设计
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