基于FPGA的浮点数据格式和高效的多输入浮点乘法器结构设计.doc
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1、基于FPGA的浮点数据格式和高效的多输入浮点乘法器结构设计1 引言近年来,随着FPGA的发展以及相应EDA开发软件的成熟,在FPGA上进行数字信号处理的方法正显示出巨大的优势,特别是随着高密度、高速度FPGA器件的出现,加之FPGA高度灵活的在线可编程性。使得FPGA在需要高速数字信号处理的领域得到了越来越广泛的应用。由于浮点数具备大动态范围以及可充分使用有效位的特点,浮点乘法运算已经成为 种最基本的运算之一。其运算的速度及所占的资源直接决定了系统的处理能力。但浮点乘法运算相对于定点运算来说,运算步骤及实现电路均比较复杂。因此,如何快速地以最少逻辑资源及时钟节拍完成一次浮点运算一直是学者们长期
2、研究的热点和难点。最基本的双输入浮点乘法器设计经过多年的发展,已经取得了大量的成果【l-2,而针对多输入浮点乘法器的专门研究却相对较少。传统的多输入浮点乘法器是采用双输入乘法器通过级联结构实现。如以四输入为例,为了尽量提高运算速度,则需要三个双输入浮点乘法器来实现,如图1所示。这种结构的乘法器不仅成倍增加了计算所需流水线级数。而且也成倍增加了所需的逻辑资源。在高速数字信号处理的情况下显然不合适。本文正是为了解决这一问题针对FPGA及多输入浮点乘法器的结构特点。提出了一种更适合于在FPGA上快速实现的浮点数据格式和高效的多输入浮点乘法器结构。下面首先介绍浮点乘法器的基本运算步骤而后分析单精度浮点
3、数据格式实现浮点乘法器的难点再引出适合于FPGA实现的自定义26位浮点数据格式及高效的多输入浮点乘法器结构,最后给出在Xilinx公司Viex系列芯片上的测试数据。2 浮点乘法器的基本算法浮点数据的格式有多种不同格式的浮点数据在处理的流程及算法上基本相同。其中单精度(IEEE Single_Precision Std754)浮点数据格式如图2所示。在IEEE Single_Precision标准中,数值是32-bit。其中bit-31是符号位,当其为0时表示正数,1时为负数;Bit 30-23为范围为0255的正整数;Bit220表示数值的有效位。浮点数所表示的具体值可用下面的通式表示。其中当
4、e=0,f=0时v=0,尾数(1f)中的1为隐藏位。一般来说浮点乘法器需要以下的操作步骤:(1)指数相加:完成两个操作数的指数相加运算;(2)尾数调整:将尾数f调整为1f的补码格式;(3)尾数相乘:完成两个操作数的尾数相乘运算;(4)规格化:根据尾数运算结果调整指数位。并对尾数进行舍入截位操作。规格化输出结果。第(1)步需一级8位加法操作;第(2)步中。将23位的无符号数根据符号位调整为24位的补码需一级取反操作和一级24位的加法操作;第(3)步即完成一级24位的乘法操作;第(4)步的规格化操作也需一级8位加法操作。在这4个步骤中,第(1)步和第(2)、(3)步可并行执行。这样要完成整个浮点乘
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